新型高精度RC震荡器电路设计（可编辑）

新型高精度RC震荡器电路设计（可编辑） 新型高精度RC震荡器电路设计 毕业设计(论文) 题 目:新型高精度RC震荡器电路设计摘 要 在对传统的震荡器电路的 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 比较基础上,基于震荡器的基本工作原理,结合误差比较器技术,提出了一种新型高性能低功耗的RC 震荡器。利用CSMC 的DPDM Bsim3 模型和Cadence 的Spectre 仿真器对该电路进行了模拟和仿真,结果表明该电路与传统的震荡器相比具有精度高、功耗低的优点。 在VLSI CMOS 电路设计中常常要用到一类专门用于产生信号的电路。即振荡电路。它可以将直流功率转换成为周期性的波形信号。在设计中,常用到的振荡器有三种:RC 振荡器,环形振荡器和晶体振荡器。RC 振荡器是应用最为普遍的一种振荡器电路,它的结构简单,成本较低,另外该电路功耗也较低。但是这种电路的工作电压极大地影响着它的频率, 工艺 钢结构制作工艺流程车尿素生产工艺流程自动玻璃钢生产工艺2工艺纪律检查制度q345焊接工艺规程 相关性比较差,精度较差。环形振荡器的振荡频率范围很宽,稳定度较高。但是对电源噪声很敏感,布局尺寸面积较大。晶体振荡器频率很准,而且工作稳定,其精度只与所选择的晶体器件固有频率有关。但是它的功耗较大,不能集成在芯片内部。所以本文提出了一种新型的RC 振荡电路,该电路结构简单,能够在不增加功耗的条件下提高RC 振荡器的精度,并且克服了传统RC 振荡器波形占空比不易调节的缺点。 关键词:RC振荡器,高精度,周期,误差比较器 目录 摘要 i 目录 ii 第1章 前 言 1 1.1 课题任务 1 1.2 作品硬件设计 1 1.3 作品软件设计 2 第2章 软件设计部分 3 2.1 分频器的设计 3 2.2 D触发器工作原理及其特性 3 2.2.1 逻辑功能 4 2.2.2 逻辑真值表,状态转换图 5 2.3 分频器的设计 5 2.4 PLUS-?软件的使用 7 2.4.1 特点 7 2.4.2 设计流程 8 2.5 原理图的输入 9 2.6 编译 11 2.7 波形仿真 12 2.8 VHDL语言设计 15 2.9 下载验证: 18 第3章 RC震荡器基本工作原理 23 3.1 传统RC 震荡器电路 23 3.2 RC文氏桥震荡器的工作原理 23 3.3 新型高精度RC 震荡器 26 3.4 振荡周期 28 3.5 仿真结果和讨论 30 3.6 版图实现 32 3.7 结论 33 第4章 硬件电路 34 4.1 高精度RC震荡电路的设计 34 4.1.1 多谐震荡器 34 4.2 门电路组成的多谐震荡器 34 4.3 石英晶体震荡器 35 4.4 石英晶体的电特性 36 4.5 石英晶体震荡器电路的工作原理 36 4.6 元器件及参数的确定: 37 4.7 分频电路的设计: 37 4.8 电路的安装与调试 40 4.9 PCB设计 41 第5章 结 论 46 致 谢 47 参考文献 48 第1章 前 言 新型高精度RC震荡器的探讨,是振荡电路若要满足频率稳定度、波形纯正度、温度特性、电源电压特性等,需要掌握的技术范围广大。原因是进行优良的电路设计时,需要同时满足各种电气特性。例如,以元器件廉价作为前提,要求设计的规格是振荡频率稳定性高、波形失真小时,这就需要研究兼顾两者的规格要求,采取折衷 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 进行合理设计。 对于使用的元器件,有人说只要选用高性能元器件就能获得良好的波形,实际未必是这样的。原因是元器件的性能也有与电气特性无关的时候。那么,如何降低使用元器件的特性,降低到什么程度,这就需要掌握元器件的基本知识,电路设计技术以及电路的工作原理等。若没有这些综合技术,就无法设计出性能均衡的振荡电路。 1.1 课题任务 时钟在任何通信系统中都是非常重要的,时钟系统设计的好差直接关系到系统的稳定性。因此我们需要用一个好的设计方案来实现。本次设计的 内容 财务内部控制制度的内容财务内部控制制度的内容人员招聘与配置的内容项目成本控制的内容消防安全演练内容 就是设计一个良好的时钟源。 本作品的主要技术指标: 主频:2.048MHz; 分频:64KHz、32KHz 、16KHz 、8KHz 、1KHz; 精度:0.1%。 1.2 作品硬件设计 本作品工作系统具有极高的可靠性和稳定性,可工作与任何环境下.电路原理分为两部分:时钟产生部分、分频部分。 1 时钟产生部分采用石英晶体振荡器产生正弦信号,然后通过门电路得 到方波。 2 分频部分采用集成块CC4020,一种14位的计数器获得所需的频率。 3 PCB的设计 1.3 作品软件设计 软件设计部分为: 1 用PLUS-?开发软件进行分频器原理图的设计与仿真 2 分频用PLUS-?开发软件进行器VHDL语言的编写与仿真。 3 将原理图和VHDL语言下载到器件中进行系统调试 第2章 软件设计部分 2.1 分频器的设计 计数器是数字系统中广泛应用的一种时序逻辑功能器件。其基本功能是统计时钟脉冲的个数,即实现计数操作,也可以用于分频、定时、产生节拍脉冲等。例如计算机中的时序发生器、分频器、指令计数器等都要用到计数器。 计数器的种类很多,分类方法也不相同: 1按照脉冲输入方式的不同,可以份为同步计数器和异步计数器 2按进位体制的不同,可以分为二进制和非二进制计数器 3按计数过程中数字增减趋势的不同,可以为加计数器、减计数器和可逆计数器。 大家都知道触发器有两个稳定状态,在外来信号作用下,触发器可以从一个稳定状态转换成另一个稳定状态;没有触发信号时,触发器保持原来的稳定状态。我们把触发器的这种特性叫做“记忆”,利用触发器的这种“记忆”功能可以构成各种类型的计数器。 2.2 D触发器工作原理及其特性 图2-1为D触发器逻辑图。G1、G2构成基本RS触发器,Rd、Sd为直接复位、置位端,G3、G4、G5、G6构成维持阻塞触发方式的引导回路,D为信号输入端,CP为时钟脉冲输入端。 图2-1 D触发器逻辑结构图 2.2.1 逻辑功能 1 D0:无论触发器原来状态如何,在脉冲没有到来之前,G3、G4输出均为1,基本RS触发器维持不变。当时钟脉冲到来之后,由于D0,G5输出Q51。在Q5和CP1的作用下,G3输出Q30,G1输出Q就为1,那么Q0(与D0对应,即记住D的状态)。同时,Q30通过反馈线使G5的输出Q51。在CP1期间,无论D怎么变化,都不会影响触发器。 2 D1:无论触发器处于什么状态,在时钟脉冲没有到来之前,CP0,G3、G4输出均为1,触发器维持不变。同时Q31和D1,使Q50,Q61。当时钟脉冲到来后,在CP1和Q61的共同作用下,G4输出Q40,G2输出Q1,它与D端对应。同时,G4的输出Q40反馈到G6的输入端,保证了G6的输出Q61,在CP1期间,无论D怎么变化,都不会影响触发器的状态。 2.2.2 逻辑真值表,状态转换图 由上分析可得逻辑真值表和状态转换真值表以及逻辑 函数 excel方差函数excelsd函数已知函数     2 f x m x mx m      2 1 4 2拉格朗日函数pdf函数公式下载 关系式;Qn+1D 表2-1 状态转换真值表 Qn D Qn+1 0 0 0 1 0 0 0 1 1 1 1 1 表2-2逻辑真值表 D Qn+1 0 0 1 1 该触发器的特点: 1触发器输出状态的转换发生在CP脉冲的上升沿。 2触发器所保留下来的状态仅仅是CP上升沿到达之前的D端信号。 2.3 分频器的设计 我们知道二进制是逢二进一。在二进制中只有0和1两个数符。而触发器的也具有高低电平状态,因此可以用一个触发器表示1位二进制数。用12个触发器可以构成12位计数器。 图2-1给出了分频器的电路图,该电路是由12个上升沿触发的D触发器组成的12位的二进制异步加计数器。图中各个触发器的Q输出端都与一个非门相连,然后非门的输出端与该触发器的D端相连(即DiQi),把D触发器转换成计数型触发器T。同时,各Q端与相邻高1位触发器的时钟脉冲输入端相连。 计数器过程: 当设备电源接通时,一个负脉冲加到CLRN端,进行清零,使计数器的状态为000000000000。由于第1个触发器处于0状态,Q00,D00。 当第1个计数脉冲CP加至第一个触发器时钟脉冲输入端时,该触发器的 Q0由0变为1是正跳变所以使后面的触发器都翻转。这时的计数器的状态为1。 当第2个计数脉冲到来后,第1个触发器的Q0由1变为0是负跳变所以后面的触发器不翻转,此时的计数器的状态为0。 当第3个计数脉冲到来后,第1个触发器的Q0由0变为1是正跳变使得第二个触发器翻转,Q2由1变为0,第3个触发器及后面的触发器不翻转。此时计数器的状态为。 当第4个计数脉冲到来后,第1个触发器的Q0为1变为0是负跳变,后面的触发器不翻转,此时计数器的状态为。 依次类推,每输入一个计数脉冲,第1位触发器翻转一次,而第2位触发器在第一位触发器Q0由0变为1的时候翻转,同样第3位触发器是在第2位触发器Q2由0变为1时才翻转1次。而每输入一个计数脉冲,第一个触发器就翻转一次。当Q0由1变为0时第二个触发器翻转一次,其它的触发器按照同样的方式翻转。输入第40960000个脉冲后,计数器又回到1111111111状态。这标志着十二位计数器计数完毕,开始下一个循环计数。由此可知该计数器是一个异步减计数器。 图2-2 计数器 把上面分析过程用波形来表示: 图2-3 时钟波形图 由图2-3可以看出每经过一级触发器,脉冲的周期就会增加一倍,即频率降为原来的1/2。于是第2位触发器Q端波形为二分频我们取,第6,7,8,9,12位触发器的Q端就可以得到我们,所需要的时钟。 2.4 PLUS-?软件的使用 2.4.1 特点 +PLUS?是Multiple Array Matrix and Programmable Logic User System 的缩写,它提供了与结构无关的设计环境,支持FLEX、、及Classic系列器件,其简单易学、易用、可视化、集成化设计环境等优点为业界所公认。+PLUS?具有开放的界面,支持多平台工作,还具有核开放的特点,允许设计人员添加自己的宏功能模块。充分利用这些模块,可以大大减轻设计的工作量,成倍的缩短开发周期。该软件支持各种语言输入,包括VHDL、Verilog、和Altera自己的硬件描述语言AHDL。 2.4.2 设计流程 使用+PLUS?的设计过程如图2-4所示,若任一步出错或未达到设计要求则应修改设计,然后重复以后各步。 图2-4 +PLUS?的设计流程 1输入设计项目 逻辑设计的输入方法有原理图输入(gdf)、文本输入、(vhd)、波形输入(wdf)以及第三方EDA工具生成的文件。输入方法不同,生成设计文件的名称后缀就不同。 2编译设计项目 首先,根据设计项目要求设定编译参数和编译策略,然后对设计项目进行网表提取、逻辑综合、器件适配,并产生报告文件(rtp),延时信息文件(snf)等,供分析、仿真和编程使用。 3校验设计项目 设计项目校验方法包括功能仿真、模拟仿真和定时分析。我们采用的是 功能仿真,是指在不考虑器件延时的理想情况下仿真设计项目的一种项目验证方法,成为前仿真。通过功能仿真可以验证一个项目的逻辑功能是否正确。 4编程验证设计项目 用+PLUS?编程器通过Altera编程硬件或其它工业标准编程器,将经过仿真后的编程目标文件编入所选定的Altera可编程逻辑器件中,然后加入实际激励信号,测试是否达到设计要求。 2.5 原理图的输入 (1)打开+plusII (2)新建一个图形文件:File菜单-new 新建文件时选择Graphic Editor (3)输入设计文件 现在图形文件中输入电路,这个电路需要dff、NOT两个逻辑门电路和输入、输出端, 依次点击:Symbol -Enter Symbol(或者双击空白处) 弹出窗口如图2-5 图2-5窗口对话框 在Symbol Name中输入dff,点OK 同样可以加入not、input、output 对input、output,鼠标左键双击PIN_NAME,那么PIN_NAME被选中,并且变黑,然后输入你要改的名字,如clk如图2-6 图 2-6clk示意图 把元件拖动到合适位置,将光标放到元件的引线出,可以发现光标变为十字星,此时摁住左键就可以进行连线。 最后的电路图如图2-7 图 2-7 电路图 (4)保存文件: 点击file菜单?save as。保存为majority_voter.gdf,Automatic Extension选.gdf 把文件设为当前工程:FILE-PROJECT-SET PROJECT TO CURRENT FILE,这时+PLUS II的标题条将显示新的项目名字。如图2-8所示: 图 2-8 项目示意图 2.6 编译 我们先要指定所用芯片的型号, 菜单:Assign-Device 如图2-9所示 图2-9 Device编译对话框 将弹出一窗口(注意把show only fastest speed grades前的钩去掉,否则看不到EPM7064SLC44-10) 图2-10EPM7064SLC44-10编译对话框 在Debice Family 中选择7000S,DEVICE选择EPM7064SLC44-10。然后依次执行File-Project-save&Compile 如果设计正确,将如下图2-11所示,点确认 图2-11 编译对话框 2.7 波形仿真 此过程主要是用软件来仿真你的设计,看看结果是否符合你的设计要求 编译好以后,打开波形编辑器,+PLUSII-Waveform Editor 然后载入端口,Node-Enter Nodes from SNF 将弹出如下对话框: 图2-12Enter Nodes from SNF对话框 点List,将出现端口列表,你默认是选择全部,你也可以通过左键和Ctrl组合来选择你想要的信号。点将你的信号加入SNF文件中,然后点OK。 图2-13List SNF对话框 然后设置仿真结束时间(这个在设计中也经常用到,否则默认的仿真时间只有1us)点击:File-End Time 设置为100us。 图2-14End Time对话框 Gride Size:设置网格大小(这个非常有用,在一些设计中经常要改变网格大小,便于选择 Snap to Grid:鼠标按网格选取,用鼠标左键可以决定是否选取 Show Grid:显示网格 下面我们将对信号进行赋值,首先选中一个要赋值的信号区间,如SW3的10us到20us范围,按住鼠标左键,在SW3的10us到20us的范围只能够那拉出一个黑色区域,松开鼠标左键,再点左边工具栏上的“1”,使这个时间段,SW3就被赋值为高电平,如下图: (注意时间不要选择太小,比如就选10ns,这样结果可能不对,因为电路的延迟可能就达到10ns) 图2-15 SW3对话框 将其他信号按希望的加上激励 点OK,将会防真,如果正确会弹出窗口(图2-16) 图2-16 防真对话框 点确认,再点open SCF,将出现防真后的波行 图2-17波形示意图 图2-17中CLK为时钟源,经过二分频后得到Q1,经过64分频得到Q2,128分频后得到Q3,256分频得到Q4,从图中可以看出,Q4的周期为Q3的2倍,也就是说Q4的频率为Q3的一半。依次类推,可以得出结论波形图显示的逻辑功能和设 计目的完全一样 2.8 VHDL语言设计 该部分由同组的同学设计,其具体的实现过程为:新建VHDL文档 FILE-NEW 图2-18 新建VHDL文档 连后选择Text Editor File文件,点OK如下图2-19 图2-19 Text Editor File对话框 输入设计文件 在文本窗口中输入以下VHDL源程序: library ieee; use ieee.std_logic_1164.all; use ieee. std_ logic_ arith. all; use ieee.std_logic_unsigned.all; entity clk _ div is port clk :in std_ logic; clk_div2:out std_ logic; clk_div64 :out std _ logic; clk_div128 :out std_ logic; clk_div256 :out std_ logic; clk_div512 :out std _ logic; clk_div4096:out std _logic ; end clk_div; architecture rtl of clk_div is signal count: std_logic_vector5 down to 0; begin processclk begin ifclk' event and clk'1' then if count"1" then countothers'0'; else countcount+1; end if; end if; end process; clk_div2count0; clk_div64count1; clk_div128count2; clk_div256count3; clk_div512count4; clk_div4096count5; end rtl; 保存文件 FILE-SAVE,或点工具栏上的存盘符号 图2-20 保存对话框 把文件保存为majority_voter.vhd(路径中不要有中文字符,Automatic Extension选.vhd) 图2-21 majority_voter.vhd对话框 把文件设为当前工程:FILE-PROJECT-SET PROJECT TO CURRENT FILE 至此,程序输入就已经完成了。对于程序的编译、仿真实现,与原理图类似在此不再赘述。 2.9 下载验证: 1.DEVICE选择 指定芯片的管脚(也就是把你设计的IO口如clk,clr指定到芯片对应的管脚上)Assign-Pin/Location/Chip(也可以在空白处点右键,选Assign-Pin/Location/Chip) 图2-22 Pin/Location 对话框 将弹出下图窗口: 图2-23 对话框 在Node Name 中添入clk,Chip Resource 下的Pin中输入管脚43,在Pin type中输入input,点ADD连后同样指定以下管脚: 表2-3管脚输入值 Node name pin Pin type clk 44 input clr 45 input Q1 36 output Q2 37 output Q3 34 output Q4 33 output Q5 40 output 点击菜单+plusII -programmer 图2-24 programme 对话框 将会弹出编程窗口: 图2-25 编程窗口 我们现在先要选择适当的编程器:一定要打开编程窗口才可以看到这些 设置) 图2-26 编程窗口设置 设置如下:Hardware Type 选择Byte Blaster[MV] 图2-27 Byte Blaster[MV]窗口设置 点击图中的Program,将看到红条不断添满状态条,最后弹出编程成功的窗口,如图 图2-28 编程成功的窗口 下载结束后,就可以用示波器和频率计,测量相应管脚的频率和波形。通过测量,所得到的时钟信号正是我们需要的。 到此我的软件部分设计已经完成,在这个过程中,我熟悉了该软件的使用,通过使用该软件,我完成了我的设计任务。 第3章 RC震荡器基本工作原理 3.1 传统RC 震荡器电路 图3-1给出了最基本的振荡器电路的结构,其中EN 为使能信号端, 图3-1 与非门与反相器组成的RC 振荡器电路 当其为高时,电路正常工作。振荡频率取决与RC 的乘积,近似估算值为:T2.2RC[2]。在振荡器的输入端加上“施密特触发器”,对输入信号做滤波处理,达到了对波形整形的目的,在一定程度上提高了RC 振荡器周期的精度。但是,这种振荡器的周期在本质上还是由RC 的乘积所决定,所以,它不能从本质上提 高RC 振荡器的周期精度。这种电路结构如图3-2 所示。 RC振荡器有RC移相振荡器和桥式振荡器2种,而应用最多的属RC桥式振荡器,即文氏桥振荡器。,已具有较好的正弦波振荡波形,输出信号幅度稳定,非线性失真小,频率调节范围宽等优点,因此在低频振荡器中获得广泛应用。 3.2 RC文氏桥震荡器的工作原理 文氏桥振荡器由一个具有选频作用的正反馈网络与一个具有负反馈的两级同相放大器组成,其方框图如图3-2所示。 正反馈网络由R1C1、R2C2组成,其反馈系数为: (3-1) 整理后得: (3-2) 图3-2 RC文氏桥振荡器方框图 取R1R2R,C1C2C,则上式简化为 3-3 由3-1式可见,正反馈系数是一复数,并且是频率的函数,其幅模与相角随频率的变化关系如图3-3所示: 图3-3 及的频率关系曲线 其模为: 3-4 相移为: 3-5 的模反映出选频网络的输出与输入信号幅度之比相移甲反映了选频网络输出信号相对输入信号的相位差。 由振荡器原理可知,要产生振荡必须首先满足相位条件,即要求反馈电压与放大器输入电压同相,一般放大器采用两级阻容耦合放大器,其输出电压与输入电压同相,因此,要 产生振荡必须使与同相,即反馈系数应为实数,由3-1式可见,要使为一实数,必须满足: 即当时, 模,以上说明,只有在这个频率,反馈系数才为一实数,且为最大值。也就是说,只有在这个频率才能产生振荡,这就是正反馈网络的选频作用,振荡频率的大小由它的元件数值决定,改变R或C的数值就可以改变振荡频率。 在满足相位条件的基础上,产生振荡的第二个条件是振幅条件,即必须满足 或 3-4式中Au是两级放大器的电压增益Au1/F是振荡的起振条件,Au 1/F是振荡的振幅稳定条件,由3-4式得出,振荡稳定时,放大器的增益Au3,起振时,必须使Au3。如果放大器不加负反馈,则增益Au很容易大于3,起振容易,但振幅稳定必须靠非线性元件使Au由大于3减小到等于3,此时振荡波形必然失真。为了使振荡波形为良好的正弦波,而又易于起振,在放大器中引入一定量的负反馈,并使这个负反馈支路含有非线性元件,常用的非线性元件一般是热敏电阻,热敏电阻的阻值随电压的增高而减小。起振时热敏电阻的阻值大,负反馈支路的反馈系数小,使同相放大器放大信数Au30 总结以上所述,得出RC文氏桥振荡器的几点结论: ?由振荡的相位条件得出振荡的频率决定于正反馈网络的元件数值。 ?由振荡的振幅条件决定了放大器的增益,以及引入负反馈的原因。 ?为了使振荡稳定而又不失真,必须在负反馈支路中引入非线性元件。 3.3 新型高精度RC 震荡器 图3-4 带施密特触发器的RC 震荡器 RC 振荡器不够稳定而且精度不高的主要原因是因为它的电平翻转与电源电压的跳变密切相关。如果采用两路信号作误差比较,由于这两路信号同时都受到电源电压变化的影响,在作误差比较的时候可以消除或者部分消除电源电压的影响,从而使振荡器的波形稳定。传统的RC 振荡器精度不高的另一个原因是它的周期主要依赖RC 的乘积。为了提高精度,可以使振荡器的周期主要由误差比较器的延迟时间来决定,而用RC的充放电时间来微调。这样可以得到相对精度较高的振荡器电路。改进后的电路原理图如图3-5 所示。 1 工作原理 图3-5 改进后的高精度RC 震荡器电路图 信号线Y2 引入的是控制信号,当Y2为高的时候,N5 导通,P4 截止,R1 和R2分压,提供参考电压Vref ,该电路正常工作;否则电路停止工作,振荡器停振。RC 电路的振荡原理是利用对电容充放电时,电容两极板上电位不可突变的特性来实现的。因此,可以通过对RC 两端的电压的控制来实现对电路周期的控制。 图3-5 中,, VC 作为反馈信号输入误差放大器,并与Vref 作比较。输出的电压经过反相器的整形之后输出。该输出电压又会影响 ,使其对电容反相充电。由于N4 是反比管,所以通过它的电流很小,也就是说误差比较器的输出电流很小。同理,P5 和N6 也是倒比管,它们的寄生电容很大。图3-5中的E 点电位 随时间变化缓慢,从而造成的变化很缓慢,即当对电容C2 充电完成以后,由于并没有立即发生改变,所以C 点的电位也不发生变化,继续维持原来的高电位状态。设经过时间t1 后变化,此时电容C2开始放电,放电完毕, 又维持低电位。可以使这个时间t1远大于RC的充放电时间,那么该振荡器的周期就主要由误差比较器来决定。 对于该电路,可以通过调节R1 和R2 的比值来改变Vref 的值,从而改变输出方波的占空比。而电阻R3 的主要作用是降低功耗:首先它可以限制本身所在支路的电流,由于P5 和N6 是倒比管,它们的等效电阻很大,为了能与其相比较,电阻R3 的阻值也比较大;再则,电阻R3 可以防止P6,N7 同时导通,使得P6,N7 所在支路的功耗大大减少。从上面的分析还可以看出,利用调节N4 的宽长比可以调节误差比较器的输出电流,而调节P5 和N6 的宽长比则可以调节它们的寄生电容,将两种调节结合起来,就可以调节误差比较器的延迟时间t1 的大小,然后再利用调节R4,C2 来对整个周期进行微调,这样就达到了提高振荡器精度的目的。 3.4 振荡周期 令τ RC ,利用拉普拉斯变换可以求得电容C2 在充电时: (3-6) 利用逆拉普拉斯变换容易得到: (3-7) 在该电路中R 53kΩ 利用(3-7)可以求得VC 要达到VDD 的充电时间同理,电容C2 放电到0 的时间与之相同。 N 管的电导系数为:(3-8) 阈值电压分别为: ,-1.1V 。栅源电压差和漏源电压差分别用VGS 和VDS 表示。如图图3-5 所示,在D 处和E 处分别有寄生电容CL1 和CL2,CL1 由P2 的耗尽电容和P3 的栅源电容组成[2],而CL2 则由P3,N4 的漏扩散区造成的总耗尽电容和P5,N6 的栅源电容组成,为了简化计算,不妨设: (3-9) N3 管工作在饱和区,故有: (3-10) 忽略沟道调制效应,即λ 0 ,并将(3)代入(5)可得流经N3 管的电流为: (3-11) N4 管和N3 管形成电流镜,所以可得流经N4 管的电流为: (3-12) 比较器产生的延时由两部分组成,即第一级延时ΔT1 和第二级延时ΔT2 组成,设误差比较器的总延时为ΔT ,则有: ΔT ΔT1 + ΔT2(8) 式中,(3-13) 联合(4),(6),(9)式可得:ΔT1?7.65μs 对于第二级,可以假设对CL2 的充电电流是恒定的[2,3],那么容易得到: (3-14) 联立(4),(7),(11)式可得: ΔT2 2.01μs(3-15) 表3-1扩散电阻和扩散金属电容的PCM参数 名称 单位 最小值 典型值 最大值 P+R170 100 130 CM/N+ Ff/um2 2.15 2.75 3.25 所以误差比较器的总延时为:(3-16) 所以振荡器的周期应为:(3-17) 由以上的分析可知,普通的RC 振荡器周期主要由RC 的乘积值所决定。由于工艺本身的容差,使得这个值很不精确[4]。表1 给出了本文采用的工艺所提供的PCM 参数值。由此数据可知,在用P型扩散层做电阻,N 型扩散层与金属层做电容的情况下,单位RC 的乘积误差最大可能达到约10%。本文所提出的振荡器周期主要由误差比较器的延迟时间ΔT 所决定,而这个延迟时间又主要由充放电的电流所决定,从而大大降低了由工艺引起的R、C 的容差对整个振荡器周期的影响,因此,提高了RC 振荡器周期的精度。由式(3-14)不难得到,在相同的工艺条件下,本文所提出的振荡器周期误差约为普通RC 振荡器周期误差的1/3。 3.5 仿真结果和讨论 图3-6中的/out 是利用Cadence公司的Spectre仿真器对图3-1 所示传统常见的RC 振荡器电路仿真的输出波形, 图3-6 普通振荡电路波形 所用模型是CSMC 公司的0.6μm 的NDPDM 标准CMOS 工艺的Bsim3 model。当电阻R 取值为183.9kΩ,电容C取值为60pF 时,它的周期约为25.07μs。 图3-7是对改进电路仿真的结果,b13 是R4 和C2 的振荡波形,b23 是误差比较器的输出波形,b11为振荡器电路的最终输出波形,f40kHz,占空比为50%,幅度为3V。VDD 为3V,控制信号Y2 为3V。 由图可以测得C2 的充放电时间为4.0μs,误差比较器的延迟时间为8.6μs,振荡器的周期为25.04μs。误差比较器的延迟时间的理论值与实际测量值相差了1.06μs,可能的原因是在计算寄生电容时只计 图3-7 改进电路防真的波形 算了栅源寄生电容而忽略了耗尽电容,使理论值偏小。周期的理论值与实际测试值偏差1.70μs,相对偏差仅为3.75%,在误差允许的范围之内,仿真结果与理论推导值基本吻合。 通常,集成电路的功耗可以近似写成:。式中,为电路的总功耗,P静为静态功耗,P动为动态功耗. 它们分别可以写成: (3-18) (3-19) 其中,fc为电路工作频率,Cl为负载电容,VDD 为电源电压,I为漏电流。由于该电路本身并不额外增加负载电容,所以在相同工作频率和电源电压的条件下,动态功耗不大于传统的RC 振荡器;而由于它的漏电流很小,故减小了电路的静态功耗,从而减小了电路的总功耗。如图3-8所示,该电路的漏电流平均值仅约 为11μA。 图3-8 RC 振荡器电路图 3.6 版图实现 根据CSMC公司的0.6μmN与DPDM标准CMOS工艺设计规则设计的版图,如图3-9所示版图尺寸:70.5×62.5μm2。提取版图的网表和模拟参数(LPE),进行后仿真,当工作电压为3V 时,测得其最小工作频率为20kHz,最大工作频率为70kHz。 图3-9 新型RC震荡器电路版图 3.7 结论 本文提出了一种新型高性能低功耗的RC 震荡器电路,该震荡电路结构简单,易于集成,并具有较高精度。通过少量调节电路,就可得到不同占空比的振荡波形。由于该电路的实现原理要求RC 充放电时间远小于电容C 两端电平的翻转时间,所以该电路的频率受到一定的限制。在对低频模拟集成电路或混合信号集成电路设计中,该电路具有非常广泛的应用。 第4章 硬件电路 通过上面的软件部分设计的介绍,我们不禁要问,时钟该如何取得。因此我们用硬件电路设计了时钟源,然后用CC4020集成块实现分频。该电路的作用是给用软件设计的分频电路下载后,提供时钟源。 4.1 高精度RC震荡电路的设计 时钟信号一般由震荡器产生。不需要外加输入信号,便能产生输出信号的 电路称为振荡器。 按照产生的波形,振荡器可分为正弦波振荡器和非正弦波振荡器。按照产生振荡的工作原理,振荡器分为反馈式振荡器和负阻式振荡器。我们所需要的是方波属于非正弦波振荡器。 方波的获取,通常使用两种方法:一种是利用脉冲信号产生器直接产生;另一种则是对已有的信号进行变换,使之满足系统的要求。我的设计采用第一种方法,其实现的方案也有好几种,例如:多谐震荡器、施密特触发器、单稳态触发器等。多谐振荡器可以由门电路组成、也可以由石英晶体震荡器组成。 4.1.1 多谐震荡器 多谐震荡器是一种自激振荡电路,该电路在接通电源后无须外接触发信号就能产生一定频率和幅值的矩形脉冲波和方波。由于多谐震荡器在工作过程中不存在稳定状态,故又称为无稳态电路。 4.2 门电路组成的多谐震荡器 门电路组成的多谐震荡器虽有多种电路形式,但都有如下的共同的特点。首先,电路中含有开关器件,如门电路、BJT等。这些器件主要作用是产生高、低电平;其次是具有反馈网络,将输出电压恰当的反馈给开关器件使之改变输出状态,另外还有延迟环节,利用RC电路的充放电特性可以实现延时,以获得所需要的振荡频率。图4-1给出了由TTL门电路组成的多谐震荡器。 图4-1 多谐震荡器 如对于门电路组成的多谐震荡器的工作原理在此我就不多介绍了,大家可以一些资料下面我们来分析其存在的一些缺陷:图所示的电路其周期的一般计 算公式为 T RC*Ln[Vdd*Vdd/Vdd-Vth*Vth], 其中Vdd为电源电压 Vth为门电路的门坎电平, 设VthVdd/2时,可得T1.4RC。 由此可知,门电路组成的多谐震荡器的震荡频率不仅与时间的常数RC有关,而且还取决于门电路的门坎电平Vth。由于Vth容易受温度、电源电压及干扰的影响,因此频率稳定性较差,不能适应在频率稳定性较高要求的场合。衡量振荡电路质量的指标之一就是频率稳定度。频率稳定度一般用频率的相对变化量?f/f0来表示,f0为振荡频率,?f为频率偏移。 4.3 石英晶体震荡器 前面介绍的多谐振荡器由于频率稳定性较差,因此我采用频率稳定度很高的石英晶体振荡器。石英晶体的最大的特点是频率稳定度高可达到10量级以上。 所以凡是频率和稳定度要求较高的系统都采用石英晶体振荡器。 4.4 石英晶体的电特性 由阻抗频率响应可知,石英晶体的选频特性非常好,当某一个频率为fs的信号通过它时,它所呈现的阻抗特别小,而偏离频率fs的其它频率信号通过它时,呈现的阻抗就增大,我们把这个频率称为谐振频率,谐振频率fs与石英晶体几何尺寸有关。我们可以用纵坐标表示阻抗,横坐标表示频率,那么就可以做出某一几何尺寸的石英晶体频率?阻抗特性曲线,如图4-2所示。 它有一个极为稳定的串联谐振频率fs,且等效品质因数Q值很高。只有 频率为fs的信号最容易通过,而其他频率的信号均会被晶体所衰减。 利用石英晶体与TTL反相器构成的石英晶体振荡器电路如图所示。图中,并联在两个反相器输入、输出间的电阻R的作用是使反相器工作在线形放大区。R的阻值,对于TTL门电路通常在0.798~2KΩ之间;对于CMOS门则常在10~100MΩ之间。电路中,电容C1用于两个反相器间的耦合,而C2的作用则是抑制高次谐波。 图 4-2 石英晶体振荡器 4.5 石英晶体震荡器电路的工作原理 当接通电源V1后,反相器G2的输出为很小的多种频率(噪声)的信号,由于石英晶体只有在频率为fs的正弦信号通过它时,阻抗为0(即很顺利通过它),其它都被它阻挡,所以G1的输入端得到频率fs的正弦信号。经G1、G2信号叠加增强,该信号经过耦合电容C2。经过反复增强后,G2输出的幅值达到最大而被削顶失真,近似方波输出,电路中C2用来微调振荡频率。为了改善波形输出,增强带负载的能力,通常在振荡器的输出端再加一级反相器。 4.6 元器件及参数的确定: 非门选用74LS04,选用TTL的原因是:虽然CMOS与TTL相比的优点是工耗低,而且抗干扰能力远优于TTL,但是TTL的可靠性要好(短路不会烧掉,CMOS就不同啦)。 电阻的选择:RI为2.7KΩ,R2为3.7KΩ。 电容C2的选择应使2?RC?1,从而使RC2并联网络在fs处产生极点,以减少谐振信号损失。根据计得到C2为10PF C1的选择应使频率为fs时的容抗可以忽略不计。C1值为100PF。 石英晶体的fs为4.19MHz X Fs f 图4-3 fs参数 4.7 分频电路的设计: 在计算机、数控装置及各种数字仪表中,计数器得到了广泛的应用。计数器除用于计数外,还大量用作分频、程序控制及逻辑控制等。从本质上说。计数器是一个记忆装置,它能记住有多少个时钟脉冲送到输入端并用输出端的不同状态来表示。显然,计数器需用具有记忆功能的触发器来构成。从电路分类来看,计数器属于时序电路。 在COMS电路系列中,计数器种类较多,按其工作方式不同可分为:二进制计数器,BCD码计数器、分频器、计数/脉冲分配器等几类。按时序不同又可以分为同步计数器和异步计数器。两种计数器各有其特点。 异步计数器主要特点在于各级时钟是串行连接的。此外。异步计数器的级数比同步计数器要多。但由于受外引线的限制,级数越多,则引出端头也应增多, 使其通用性降低。异步计数器主要用于分频电路或计时电路。 典型的异步计数器有:CC4020、CC4024、CC4040、CC4060。 同步计数器的主要特征是计数单元由同一时钟来驱动,不存在计数单元传输延迟时间积累问题。其工作频率比异步计数器要高。 我的分频电路的设计采用一片CC4020来实现,这样做比前面用十二个D触发器和十二个非门连接,在焊接电路的时候简单的多,避免了因连线带来的麻烦,而且简化了电路。 CC4020内部是由14个T型触发器组成的串行二进制计数器。它有两个输入端,一个是时钟输入端CP,另一个是清零端R。有十四个分频输出端,最大分频系数为16384。CC4020所有的输入和输出端督设有缓冲级,因而有较好的噪声容限。 CC4020的管脚排列如图所示。真值表见下表4-1 表4-1 真值表 Cp R 功能 下降沿 0 计数 1 复位 图4-4 CC4020的管脚图 我们分频所需的频率是:64KHZ、32KHZ 、16KHZ、8KHZ、1KHZ。所以所需频率与引脚如表4-2所示: 表 4-2 CC4020 引脚 分频系数 所得频率 4脚 64 64KHZ 6脚 128 32KHZ 13脚 256 16KHZ 12脚 512 8KHZ 1脚 4096 1KHZ 本设计未使用到的引脚为悬空。 元器件的选择:国产CC4020可由国外产品CD4020、MC14020直接换用。我使用的是MC14020。 到此高精度RC震荡电路和分频器的理论设计部分已经完成。将上述两个电路进行整合就得到了整个系统的电路图。 4.8 电路的安装与调试 电路的安装所需的实验器材:电烙铁、实验板一个、导线等。将元器件按照原理图焊接到实验扳子上,焊接时需要注意:由于晶振74LS04、尤其是CC4020为COMS集成电路,因此在焊接时速度要快,最好烙铁充分预热后拔掉电源插头以免因时间焊长后烧坏元器件。在分布高精度RC震荡电路部分元器件时,由于频率较高电路存在分布参数,要让元器件之间排列紧凑,尽量少用长导线。 电路的调试所需仪器:示波器、电源一个、频率计,测试线。 调试前的准备工作: (1)在未焊上各元器件管座或元件之前,首先用眼睛或用万用表直接检查线路板各处是否有明显的短路或断路的地方,还需要注意电源是否短路 (2)在对元器件的焊接过程中,对所有元器件都进行检查,例如集成电路的好坏、元器件的数值是否选取正确,以避免在下一步的调试过程中产生不必要的麻烦。 (3)管座、元器件焊接完毕后,仔细检查元器件面各元器件之间裸落部分 有无互相接触的现象,焊接面的各焊点与近邻线有无连接,本作品的PCB板的布线虽然不多,但是焊接仍需很仔细。 完成上述检查后,就可以给电路上电进行调试了。将直流电源调到+5V,然后将集成块的电源输入端接到直流电源的输出端,同时把地线的也接上。然后将示波器校正好,测量相应点有无波形输出。用频率计测试时钟频率精度是否达到当初设计的0.1% 结果与讨论:到此我们的硬件设计部分已经完成,而且达到了原先的指标。但是在调试的过程中也出现了这样那样的问题: 故障现象:发现示波器没有得到所需的波形。 故障排除:原因是LS芯片需一个百欧级偏置电阻才能达到线性状态,而此时增益又不够,需要5千才能线性,但此时负反馈太深,放大倍数过小(小于10),仍不可能振荡。因此我们将原来设计的1KΩ的两个电阻改为2.7KΩ和3.7KΩ后晶振其振了。 故障现象:G1的输出端有波形而G2的输入端无波形。 故障排除:因为G1和G2的之间有耦合电容,其设计时应满足C1的选择应使频率为fs时的容抗可以忽略不计,将原来设计的33PF电容改为100PF后有波形出现。 故障现象:G2的输出端波形失真。 故障排除:在G2输出端接上一个非门以后,波形得到改善,符合预先的设计。 4.9 PCB设计 如何快捷、高效、准确的完成电子线路的设计工作是众多工程技术人员 和无线电爱好者经常遇到的问题。有时候为了使电路板尽量紧凑而绞尽脑汁,为了布通电路板的线路而废寝忘食,又或者因为歪歪扭扭的手绘电路板感到灰心丧气。现在好了,卓越的Protel99SE可以解决我们的问题。我将用Protel99SE印刷电路板设计模块完成我的设计。 利用Protel99SE设计印刷板的流程如下: 1绘制正确的原理图和网络表。原理图是设计PCB板的前提,而网络表是连接原理图和PCB板图的桥梁,所以在绘制PCB电路板之前一定要先得到正确的原理图和网络表。 2确定元件的封装。要完成从原理图到PCB的转换,只有各个元器件对象的连接关系是不够的,还必须知道每一个元件的封装形式(FOOTPRINT)。在导入网络表文件之前,必须加载PCB元件封装库