集成电路设计3-版图设计

null集成电路课程设计集成电路课程设计主讲：余隽Tel: 84706184 junyu@dlut.edu.cnnull第二章 CMOS集成电路设计中的基本概念1、原理图 2、版图版图设计（物理层设计）版图设计（物理层设计）硅芯片上的电阻？电容？电感？晶体管？连线？ 版图设计的重要性： 电路功能和性能的物理实现； 布局、布线方案决定着芯片正常工作、面积、速度； 经验很重要。版图设计的目标：实现电路正确物理连接，芯片面积最小，性能优化（连线总延迟最小）版图设计包括： 基本元器件版图设计； 布局和布线； 版图检验与分析。CMOS集成电路基本工艺流程CMOS集成电路基本工艺流程P型衬底N阱200nm6.5nm0.35 mm G S D G S D注： 为形成反型层沟道，P衬底通常接电路的最低电位(vss/gnd)。 N阱通常接最高电位（vdd）。P衬底N阱单poly工艺CMOS基本工艺中的层次CMOS基本工艺中的层次P型衬底N阱导体：多晶硅、N+掺杂区、P+掺杂区、阱区；各金属层；半导体：绝缘介质：各介质层（氧化硅，氮化硅）；版图设计：充分利用各层特性来设计真实的元器件。硅芯片上的电子世界--电阻硅芯片上的电子世界--电阻电阻：具有稳定的导电能力（半导体、导体）；薄膜电阻硅片厚度：百纳米宽度：微米芯片上的电阻：薄膜电阻；电阻的版图设计能与CMOS工艺兼容的电阻主要有四种： 扩散电阻、多晶硅电阻、阱电阻、MOS电阻 （1）多晶硅电阻 最常用，结构简单。在场氧（非薄氧区域）。 电阻的版图设计多晶硅电阻（poly）为什么电阻要做在场氧区？null（2）扩散电阻 在源漏扩散时形成，有N+扩散和P＋扩散电阻。在CMOS N阱工艺下，N+扩散电阻是做在PSUB上，P＋扩散是在N阱里。 N阱N+扩散电阻P+扩散电阻P+接地 PN结反型隔离N+ 接电源 PN结反型隔离null（3）阱电阻 阱电阻就是一N阱条，两头进行N+扩散以进行接触。 阱电阻（N- Well）null（4）MOS电阻(有源电阻) 利用MOS管的沟道电阻。所占的芯片面积要比其他电阻小的多，但它是一个非线性的电阻（电阻大小与端电压有关）。 栅极连接漏极，MOS管始终处于饱和区。(b)(a)电阻版图设计电阻版图设计比例电阻的版图结构 需5K,10K,15K电阻，采用5K单位电阻：各层阻值不同，且电阻有一定的温度和电压特性蛇形，meandernull硅芯片上的电子世界--电容硅芯片上的电子世界--电容硅片几十微米电容：一对电极中间夹一层电介质的三明治结构； 硅芯片上的薄膜电容：下电极：金属或多晶硅氧化硅电介质上电极：金属或多晶硅null两层导体夹一层绝缘体形成平板电容 金属-金属（多层金属工艺，MIM） 金属-多晶硅 多晶硅-多晶硅（双层多晶硅工艺,PIP） 金属-扩散区 多晶硅-扩散区 PN结电容 MOS电容:多晶硅栅极与沟道（源/漏极）null比例电容的版图结构P型衬底C2=8C1平板电容平板电容平板电容MIM结构，使用顶层金属与其下一层金属；下极板与衬底的寄生电容小；电容区的下方不要走线；精度好；PIP、MIP结构，传统结构；第n-1层金属MIM 上电级第n层金属钝化层常见结构：MIM, PIP, MIP；null多层平板电容（MIM） 增加单位面积电容； 精度高，匹配性好；侧壁电容： 单位面积电容值可比左边的大； 精度较高，匹配性较好；多层金属制作的平板电容和侧壁电容MOS电容MOS电容利用栅氧电容；面积小；非线性；有极性。旁路电容。硅芯片上的电子世界--电感硅芯片上的电子世界--电感电感：缠绕的线圈； 硅芯片上的薄膜电感：硅片几十微米电感版图设计电感版图设计单匝线圈多匝螺旋型线圈 多匝直角型线圈 平面上的螺旋设计：直角螺旋电感的等效电路 （忽略电阻时）耦合电容是严重的寄生参量， 高频下可能使电感呈容性。关键尺寸与剖面图关键尺寸与剖面图D: 边长/直径 diameter W: 线条宽度 width S: 线条间隔spacing between N: 匝数 number of turns 常采用顶层金属作为线圈，因为它的方阻最小； 中心由下一层金属（或多晶硅）引出。硅芯片上的电子世界—晶体管硅芯片上的电子世界—晶体管二级管：pn结 硅芯片上的二极管：N阱nullCMOS N阱工艺中二极管结构有两种，一是psub-nwell，另一个是sp-nwell N阱P+P+N+psub-nwell Diode 直接做在衬底上P型端为衬底电位(vss/gnd)N阱N+N+P+sp-nwell Diode 做在阱里硅芯片上的电子世界—晶体管硅芯片上的电子世界—晶体管三级管：pnp，npn 硅芯片上的三极管：三极管的设计三极管的设计N阱薄氧P+P+N+ CMOS工艺下可以做双极晶体管。 以N阱工艺为例说明PNP, NPN如何形成。 VPNP 垂直PNP注： 由于P衬底接最低电位vss/gnd因此，VPNP集电极也必须接vss/gnd 。三极管的设计三极管的设计LPNP 横向PNP三极管的设计三极管的设计N阱薄氧N+N+P+在基本N阱CMOS工艺的基础上再加一道工序，即在源漏扩散前加一掺杂的P型扩散层BP，就可以制作纵向NPN管，即VNPN。 VNPN 垂直NPN硅芯片上的电子世界—MOS管硅芯片上的电子世界—MOS管MOS管：金属氧化物半导体 硅芯片上的MOS管：CMOS的设计CMOS的设计注： 为形成反型层沟道，P衬底通常接电路的最低电位(vss/gnd)。 N阱通常接最高电位（vdd）。栅极硅芯片上的电子世界—引线硅芯片上的电子世界—引线引线：良好导电的线； 硅芯片上的导线：铝或铜薄膜； 多晶硅薄膜。硅芯片上的电子世界—引线硅芯片上的电子世界—引线引线：良好导电的线； 硅芯片上的导线：铝或铜薄膜；N阱P衬底淀积介质层 开接触孔淀积第一层金属硅芯片上的电子世界—引线硅芯片上的电子世界—引线硅芯片上的导线：铝或铜薄膜；N阱P衬底淀积介质层 开过孔淀积第二层金属版图：描述电子元件以及引线的形状、位置版图：描述电子元件以及引线的形状、位置层次化； 方块图形； 与芯片加工工艺密切相关； 芯片加工厂只需要版图文件，不需要任何电路原理图文件。CMOS 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 工艺的主要层次与掩膜版CMOS标准工艺的主要层次与掩膜版如下的电路版图设计，每层的版图图形？N阱P衬底nullP衬底N阱Mask 1 NwellnullP衬底N阱Mask 1 NwellnullN阱P衬底二氧化硅 隔离Mask 2 OxidenullN阱P衬底二氧化硅 隔离Mask 2 OxidenullN阱P衬底MOS器件的栅极 栅极电介质层Mask 3 PolyGnullN阱P衬底MOS器件的栅极 栅极电介质层Mask 3 PolyGnullN阱P衬底N+Mask 4 nplusN+N+nullN阱P衬底N+Mask 4 nplusN+N+nullN阱P衬底P+N+漏极源极基极栅极Mask 5 pplusN+nullN阱P衬底P+N+漏极源极基极栅极Mask 5 pplusN+nullN阱P衬底Mask 6 contactnullN阱P衬底Mask 6 contactnullN阱P衬底Mask 7 met1nullN阱P衬底Mask 7 met1nullN阱P衬底Mask 8 via1nullN阱P衬底Mask 8 via1nullN阱P衬底Mask 9 met2nullN阱P衬底Mask 9 met2nullMask 10 pad钝化层开焊盘孔nullMask 10 pad钝化层版图设计版图设计电子设计 + 绘图艺术 仔细设计，确保质量MOS管的版图设计MOS管的版图设计沟道长沟道宽 当多晶硅穿过有源区时，就形成了一个管子。在图中当多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有源区时，形成PMOS。MOS管的版图设计MOS管的版图设计N型有源区：P型有源区：薄氧区(oxide,TO,active)+N扩散区(Nimp，Ndiff)薄氧区+P扩散区(Pimp，Pdiff)+N阱(Nwell) 当多晶硅穿过有源区时，就形成了一个管子。在图中当多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有源区时，形成PMOS。null大尺寸MOS管的版图设计 大尺寸MOS管用于提供大电流或大功率的输出，在集成电路的设计中使用非常广泛。 它们的版图一般采用并联晶体管结构。管子沟道长： 沟道宽：0.6um9um管子沟道长： 沟道宽：0.6um12umnull一个宽沟道的MOS两个短沟道的MOS折叠简单的充分接触的MOSnull漏区电容最小的“O”型晶体管灵活的版面设计灵活的版面设计看版图画原理图：看版图画原理图：N WellInOutGND倒相器大宽长比的非门大宽长比的非门nullPMOS并联NMOS串联共用有源区nullOut = A • BX=C • (A + B)X=C • (A + B)看下图，它是什么器件，关键尺寸是多少？看下图，它是什么器件，关键尺寸是多少？多晶硅薄氧4um25umN+金属多晶硅跨过N扩散区，所以它是NMOS;多晶硅跨过N扩散区，所以它是NMOS;多晶硅薄氧4um25umN+沟道长： 沟道宽：金属（电流从漏到源经过的沟道长度） （垂直于沟道的扩散区宽度/电流通道的宽度）DS125um 4umMOS管的版图布局MOS管的版图布局在版图布局中必须考虑器件分布方式对电路性能的影响，通常尽量对称布局。 器件个体或匹配体的版图设计问题:需考虑形状、方向、连接以及匹配器件在相对位置、方向等方面的问题。尽量通过版图设计避免或减小工艺过程中引起的失配或/和误差。 采用小而多的接触孔，并且接触孔单元尽可能覆盖沟道宽度。