系统设计实践与创新定稿版

HUAsystemofficeroom【HUA16H-TTMS2A-HUAS8Q8-HUAH1688】系统 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 实践与创新摘要：本设计报告主要介绍了数字调制解调通信实验系统的实验过程，该系统由发送机电路、信道电路、接收机电路三个部分组成。3阶M序列经DDS调制后作为发送机信号，经过信道电路，通过包络检波的非相干解调的 方法 快递客服问题件处理详细方法山木方法pdf计算方法pdf华与华方法下载八字理论方法下载 解调出原始信号，同时将解调信号作为FPGA的输入，用于提取位同步时钟信号。本报告详细阐述了整个系统的设计思路、设计过程、实验结果以及小组的学习心得。关键词：调制解调，带通滤波器，包络检波，数字锁相环，位同步提取ABSTRACTThisdesignreportmainlyintroducestheexperimentalprocessofdigitalmodulationanddemodulationcommunicationexperimentsystem.Thesystemconsistsoftransmittercircuit,channelcircuitandreceivercircuit.ThethirdorderMsequenceismodulatedbytheDDSasthetransmittersignal,andthechannelsignalisdemodulatedbytheuncoupleddemodulationmethod.ThedemodulatedsignalisusedastheinputoftheFPGAforextractingthebitsynchronousclocksignal.Thisreportdetailsthedesignoftheentiresystem,designprocess,experimentalresultsandthegroup'slearningexperience.KEYWORDS：modulated-demodulated,band-passfilter,envelopedetection,digitalphaselockedloop,Syn-BitClk目录1.概述61.1编写说明61.2名词定义61.3硬件开发环境71.4软件开发环境71.5缩略语82.系统总述92.1系统组成[1]92.2系统的主要功能92.2.1发送机模块[1]102.2.2信道模块[1]102.2.3接收机模块[1]113.发送机电路设计123.1主要功能和设计指标123.1.1主要功能123.1.2设计指标[1]123.2DDS简介[2]123.3设计实现133.3.1M序列的产生133.3.2差分编码的产生143.3.3信号的调制153.3.4测试的结果164.信道电路的设计194.1主要功能和设计指标194.1.1主要功能194.1.2设计指标[1]194.2设计基本原理204.3主要电路和参数设计214.3.1输入阻抗匹配及输出阻抗匹配电路214.3.2BPFC的电路及参数214.4测试结果224.5问题及解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 225.接收机电路的设计235.12ASK的接收机电路设计235.1.1主要功能和设计指标235.1.2接收机电路框图245.1.3主要电路及参数设计245.2位同步提取265.2.1数字锁相环位同步时钟的恢复原理[4]265.2.2程序编写285.3眼图285.3.1眼图观测285.3.2测试结果296.任意波波形的定制[5]306.1技术背景306.2实验要求306.3波形制作过程307.致谢348.参考文献359.附录A测试和分析369.1测试的项目和方法369.2测试资源399.3测试的结果和分析3910.附录B课程学习心得和意见建议4011.附录C各模块与全系统实物图4212.附录D程序清单4412.1MSP430G2553程序4412.2FPGA位同步提取程序51[“目录”是自动生成的，选中并按鼠标右键，选择“更新域”即可自动根据最新情况更新目次名称和页码信息]1.概述1.1编写说明本报告为2016-2017学年第二学期上海交通大学电子信息与电气工程学院《系统设计实践与创新[2]》课程设计第56组的报告。本报告阐述了数字调制解调通信实验系统的硬件和软件设计，开发环境，调制过程及功能指标。具体包括了3阶M序列的产生，信号的调制，传输信道的设计，解调恢复基带信号，位同步时钟的还原以及自行编写波形文件。本报告旨在全面记录实验小组的设计思路和操作过程，总结经验与心得，供指导老师在检查评分时参考，亦可作为与同学交流沟通的书面材料。本报告适合电子相关专业人士以及有一定理论基础的业余电子设计爱好者阅读，以及未来修读本课程的同学参考。1.2名词定义M序列：即DeBrujin序列，又叫做伪随机序列、伪噪声（RN）码或伪随机码。由n级移位寄存器所能产生的周期最长的序列，是目前广泛应用的一种伪随机序列。ASK：振幅键控，利用数字信号控制载波的通断。FSK：移频键控，利用数字信号控制载波的频率。PSK：移相键控，利用数字信号控制载波的相位。无源带通滤波器：由电阻、电容、电感等无源元件构成的电路，允许下截止频率到上截止频率间的信号以较小的衰减通过，而对其他频率的信号有抑制作用。Q值：滤波器的品质因数，Q值越大，曲线越尖锐，通频带越窄，电路的选择性越好。包络检波器：利用检波二极管非线性提取信号的包络。阻抗匹配：信号传输过程中负载阻抗和信源阻抗之间的特定配合关系。眼图：示波器屏幕上所显示的数字通信符号，有许多波形部分重叠而成，其形状类似“眼睛”的图形。从“眼图”上可以观察出码间串扰和噪声的影响，从而估计系统优劣程度。锁相环：是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相环会 检测 工程第三方检测合同工程防雷检测合同植筋拉拔检测方案传感器技术课后答案检测机构通用要求培训 到这种变化，并且通过其内部的反馈系统来调节输出频率，直到二者重新同步。位同步：所谓同步，就是要求通信的收发方在时间基准上保持一致，包括在开始时间、位边界、重复频率等上的一致。位同步的目的是使每个码元得到最佳的解调和判决信道：通信的通道，是信号传输的媒介。DDS：直接数字式频率合成器。1.3硬件开发环境实验过程中，用到的硬件开发工具见表1：表1硬件开发工具与运行环境开发工具运行环境直流稳压电源220V交流电N9320B频谱仪220V交流电MD04034混合域示波器220V交流电MSP430开发板卡与FPGA开发板卡电脑USB接口供电Agilent34405A多用电表220V交流电Agilent33521A信号发生器220V交流电电烙铁220V交流电镊子、剪刀、斜口钳、螺丝刀1.4软件开发环境实验过程中，用到的软件开发工具见表2：表2软件开发工具与运行环境软件名称运行环境FilterSolutionWindow10AdeptDigilentWindow10CodeComposerStudiov5Window10XilinxISEDesignSuite14.6Window10AgilentBenchLinkWaveformBuilderProWindow101.5缩略语M3：3阶M序列2ASK：二进制振幅键控2FSK：二进制移频键控2PSK：二进制移相键控DDS：直接数字合成技术BPFC：无源带通滤波器Demod：包络检波器Syn-BitClk：位同步提取2.系统总述2.1系统组成[1]该系统是一个数字调制解调实验系统，如图2-1所示。接收机电路信道电路发送机电路图2-1系统组成框图[1]系统由发送机电路、信道电路、接收机电路三部分组成。发送机电路具有一定的信道编码和信号调制功能，通过对原始信息编码并调制到载波上，生成适宜通过信道传输的波形信号。信道电路模拟具有一定带通特征的数字调制传输信道，为测试发送机、接收机各项性能提供与现实信道相似的工作条件。接收机电路可对经信道传输的信号进行接收解调等处理，还原出原始信息。2.2系统的主要功能本系统按照功能大致可以分为三个模块：发送模块，信道模块和接收模块。发送模块包括M序列的发生，信道编码以及信号调制；信道模块模仿现实电路的带通特性；接收模块实现对信号的解调、解码以及位同步，从而实现码元恢复。2.2.1发送机模块[1]发送机电路内部逻辑框图如图2-2-1。其中，m序列发生器（模块代称M）用于生成作为原始信息的符号序列，经二进制差分编码（模块代称Cod，可选做）生成可以克服传输信道相位不确定性（极性模糊）的差分编码码流，再经调制（模块代称Mod，为可选做模块），形成适于信道传输的已调制波形，馈入信道（电路）。数字调制方式可以为2ASK、2FSK和2PSK。当调制方式为ASK或FSK时，差分编码模块在技术上不是必需的。图2-2-1发送机电路内部组成框图[1]2.2.2信道模块[1]信道电路的逻辑框图如图2-2-2，模仿现实信道的通带特性。图2-2-2信道电路组成框图[1]2.2.3接收机模块[1]接收机接收经信道传输的信号，为从接收信号中正确还原出原始信息，选择如图2-2-3所示的电路方案。接收信号先经解调（模块代称Demod）还原为基带信号，然后直接经取样判决（模块代称Sampling）和差分译码（模块代称Decod）还原原始信息。位同步恢复（模块代称BitSyn1）实现技术建议采用数字锁相位同步提取方案，为取样及之后的各模块提供符号位同步时钟。图2-2-3接收机电路方案内部组成框图3.发送机电路设计3.1主要功能和设计指标3.1.1主要功能利用MSP430产生3阶M序列，并进行差分编码，然后利用DDS硬件电路实现ASK、FSK、PSK三种数字调制方式。3.1.2设计指标[1]产生数据率为0.5Kbps，数据率误差不大于0.1%的3阶M序列。2ASK、2PSK载波频率取100KHz；2FSK频率取95KHz和105KHz。调制信号基带波形取矩形波；已调信号幅度可自行决定，峰峰值不超过2V，直流分量为零。电路输出阻抗50Ω。3.2DDS简介[2]直接数字频率合成器（DirectDigitalFrequencySynthesis简称DDS或DDFS）以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。具体体现在相对带宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵活方便等方面，并具有极高的性价比。DDS的基本原理是利用采样定量，通过查表法产生波形。DDS的结构有很多种，其基本的电路原理可用图3-2-1来表示。图3-2-1DDS原理[2]只要在DDS内部加上相应控制如调频控制FM、调相控制PM和调幅控制AM，即可以方便灵活地实现调频、调相和调幅功能，产生FSK、PSK、ASK和MSK等信号。另外，只要在DDS的波形存储器存放不同波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当DDS的波形存储器分别存放正弦和余弦函数表时，既可得到正交的两路输出本系统采用的DDS为ADI公司生产的AD9850。AD9850是AD公司采用先进的DDS技术1996年推出的高集成度DDS频率合成器，它内部包括可编程DDS系统、高性能DAC及高速比较器，能实现全数字编程控制的频率合成器和时钟发生器。接上精密时钟源，AD9850可产生一个频谱纯净、频率和相位都可编程控制的模拟正弦波输出。此正弦波可直接用作频率信号源或转换成方波用作时钟输出。图3-2-2为AD9850的引脚图，在其说明书中有完整的管脚定义。图3-2-2AD9850管脚图[2]3.3设计实现3.3.1M序列的产生M序列（即DeBruijn序列）又叫做伪随机序列、伪噪声(PN)码或伪随机码，是一种可以预先确定并重复产生和复制，又具有随机统计特性的二进制序列。M序列是最长线性移位寄存器序列的简称，是由带线性反馈的移位移存器产生的周期最长的一种序列。它的周期T和移位寄存器的阶数n之间的关系是。M序列具有均衡性，即在M序列的一个周期中，0和1的数目基本相等，且1比0多一个。在本次实验中我们小组选取特征多项式来产生3阶M序列。图3-3-1是一般线性反馈器产生M序列的原理方框图。图3-3-2M序列发生原理图[3]基于MSP430内部的计时器，可以得到1ms一次中断，让时钟翻转一次，也即得到周期T=2ms的位同步脉冲。利用3位移位寄存器按特征多项式进行运算移位和反馈，即可输出数据率为0.5Kbps的M序列。再设置每7位输出一个脉冲作为周期同步信号。3.3.2差分编码的产生上述M序列在实际信道传输后若进行解调，会出现相位模糊的情况，恢复出来的数字信号可能会完全01倒置。为了避免这种情况发生，在M序列产生后进行差分编码。假设初始为0，设序列的第k个码值是ak,那么第k个差分码值为dk=ak⊕dk-1上面得到的m序列的差分码为：（0）0101100将差分编码后的信号传输后需进行信道解码。解码时：ak=dk⊕dk-1恢复出来的码元不存在相位翻转的问题，能够提高整个系统的性能。3.3.3信号的调制对MSP430产生的3阶M序列，按键、写入不同的控制字分别进行2ASK、2FSK、2PSK的调制，主要的流程图如3-3-3所示：图3-3-3信号调制的框图实验过程中，使用到的单片机管脚定义见表3：表3单片机管脚定义管脚号端口管脚号端口P1.4M序列P1.7DDSDATAP1.6位同步信号P2.0DDSW_CLKP1.5周期同步信号P2.1DDSFQ_UDGNDDDSGNDP2.2DDSRESET3.3.4测试的结果2ASK的调制波形，如图3-3-4-1所示：图3-3-4-12ASK的调制波形混合域示波器观测2ASK通过一定操作，可观察到时域-频域-解调波形如图3-3-4-2所示：图3-3-4-2时域-频域-解调波形同时观测2ASK的频谱观测通过一定操作，可观察到2ASK的频谱如图3-3-4-3所示：图3-3-4-32ASK的频谱观测2FSK的频谱观测通过一定操作，可观察到2FSK的频谱如图3-3-4-4所示：图3-3-4-42FSK的频谱观测2PSK的频谱观测通过一定操作，可观察到2PSK的频谱如图3-3-4-5所示：图3-3-4-52PSK的频谱观测4.信道电路的设计4.1主要功能和设计指标4.1.1主要功能利用带通滤波器特性，模拟真实信道中的带宽限制。4.1.2设计指标[1]指定使用图4-1所示无源RLC串联谐振网络，其中和分别表示前级电路的输出阻抗和后级电路的输入阻抗，取值均为50Ω。图4-1无源RLC串联谐振网络中心（谐振）频率100KHz，相对误差的绝对值不得大于10%（合格），有载品质因数大于4.5小于5。4.2设计基本原理RLC串联谐振电路如图4-2所示，电路输入阻抗：图4-2串联谐振电路电路中输入电压Us的频率会引起电抗的改变，从而引起输入阻抗的改变，当输入电压Us的角频率使得时，电路处于谐振状态，此时有得出谐振角频率和谐振频率：品质因素Q：，Q越大，电路的通频带越窄，对信号频率的选择性越好。4.3主要电路和参数设计4.3.1输入阻抗匹配及输出阻抗匹配电路为了满足4.1.2中输入与输出阻抗匹配，且均为50，可在带通滤波器的前端设计一个电压跟随器，在带通滤波器的后端，设计一个电压比较器，电路图如图4-3-1-1、4-3-1-2所示：图4-3-1-1输入阻抗匹配图4-3-1-2输出阻抗匹配电路4.3.2BPFC的电路及参数通过Filtersolution设计对应的滤波器，RLC电路如图4-3-2所示：图4-3-2中心频率100k的带通滤波器鉴于实验室提供的电感、电容的值有限，最终选取C=2530nF，L=1mH，理论计算可知：中心频率为100.06kHz。4.4测试结果经过N9320B频谱分析仪跟踪信号发生器分析结果，如图4-4可见带通滤波器中心频率为98.261kHz，带宽20.237kHz，品质因数Q=4.86。图4-4带通滤波器频谱特性4.5问题及解决方案对于阻抗匹配电路，使用NE5532时，会出现自激的情况，进而影响后续的信号解调。解决方案：可在反馈间并联一个小电容，进而减少自激。5.接收机电路的设计5.12ASK的接收机电路设计5.1.1主要功能和设计指标主要功能将经过信道的调制信号进行放大，进行包络检波，然后进行合理的阈值比较，解调出数字信号。将解调出的数字信号通过后继保护电路进入FPGA，恢复位同步信号。设计指标[1]电路输入阻抗50Ω。原则上不限定技术方案，允许自选最有利的方案。可输出供检验的符号位同步恢复信号（检测点I，见图4和5），应能与检测点B信号保持相同的频率和动态稳定的相位差。相对于点B的发送端位时钟，点I的波形在示波器上可视的相位抖动≤±10%个符号宽度。5.1.2接收机电路框图接收机的电路框图如图5-1-2所示：图5-1-2接收机的电路框图对于2ASK调制信号，可以利用非相干解调的方式解调。为了后面的码元恢复，可先通过放大器放大2ASK信号，这样为阈值的选取提供了方便，同时也降低了误码率。对于解调出的数字信号，为了恢复其位同步时钟信号，可通过FPGA实现，但FPGA的输入电压范围0-3.3V，故增加了后级板卡输入保护电路，防止FPGA因电压过高烧毁。5.1.3主要电路及参数设计5.1.3.1前级放大电路由前面的分析可知，前置放大电路将调制信号放大以降低误码率，以便对其进行包络检波，但考虑到放大的最大电压为电源电压，故限定最终的放大倍数为5，通过Multisim设计电路如图5-1-3-1所示，其中运放3号口与6号口分别为前级放大的输入与输出。图5-1-3-1前级放大电路图5.1.3.2包络检波电路包络检波器利用二极管非线性性质，配合电容与电阻以提取包络。电容与电阻取值应当根据调制信号的频率而改变，过小的放电时间会导致无法提取包络，过大的放电时间会导致惰性失真，使得包络不正确，经过反复尝试，最终选取如下参数：R=100KΩ，C=1nF。具体电路图如5-1-3-2所示：图5-1-3-2包络检波电路图5.1.3.3比较器电路及后继保护电路通过对图5-1-3-2的观察，信号在高电平时，由于电容充放电的原因，会出现许多毛刺，所以需要在检波电路后接入一个电压比较器，以高低电平中点作为门限电压Vth进行比较，若信号的电压大于Vth则判断码元为“1”，否则判断为“0”。比较器电路如图5-1-3-3-1所示，其中3号口与6号口分别为比较器的输入与输出。在实际操作的时候我们将R2用一个10K的电位器代替，在反复实验后确定门限电压为0.478V。图5-1-3-3-1比较器电路图为了进一步恢复解调信号的位同步时钟信号，应设计后级板卡保护电路，如图5-1-3-3-2所示，以防止电压过高使得FPGA烧毁。图5-1-3-3-2后级板卡输入保护电路图5.2位同步提取5.2.1数字锁相环位同步时钟的恢复原理[4]从接收码流中“提取”有用信息，帮助校准接收机自身本地产生的位时钟信号，工作原理中用到“数字锁相环”概念，故全称“数字锁相法位同步提取”。数字锁相法位同步恢复是工程实践中应用较广泛的一种码元同步技术。它易于用数字电路实现，可靠性高。数字锁相法位同步工作原理如图5-2-1所示。图5-2-1数字锁相法位同步工作原理图假定码元速率为fb。S4和S5的频率取Nfb；S0是接收到的基带码流信号，假定基带传输码型为NRZ码，则它在前后码元相异时波形会出现跳变沿，前后码元相同时不会出现跳变沿。显然，跳变沿指示了码元分隔点的位置。通过“码元边沿检测”，检测到跳变沿并输出一个正脉冲，形成信号S1。该脉冲的宽度W至少应不小于1/(Nfb)，也就是S4的一个周期长度，以保证“添”、“扣”机制有效。S9是接收机本地产生的位同步信号，与S1进行“相位比较”，检验S9的相位是否恰当地与S0的相位对准。过于超前则S2出现高电平，过于滞后则S3出现高电平；大多是时候处于低电平状态。S4通过“扣门”形成S6。当S2处于低电平时，维持开通状态，即S4=S6；当S9相位过于超前时，扣门会扣除一个或若干个S4脉冲，不输出给S6。同样的，S5通过“添门”形成S7.S3低电平时，添门保持关断；当S9相位过于滞后时，添门开通，使S5的一个或若干个脉冲输出给S7。S6和S7通过“或”逻辑合成信号S8。再通过N次“分频器”，每经历N/2个输入脉冲，使输出信号S9状态翻转一次。再与S1比较相位，由此形成闭合工作环路。5.2.2程序编写基于上面的思想，编写VHDL程序，进而提取出本地位同步信号。VHDL程序编写中，需要反复实验出恰当的参数，包括S4和S5的分频参数，以及S6和S7取或后的分频参数、以及为了优化位同步提取的均值滤波参数，以上参数需要结合示波器，进行观察调试，进而完美的扣除、添加，进而实现位同步的提取，观察效果如图5-2-2所示：图5-2-2位同步提取效果图5.3眼图眼图是指利用实验的方法估计和改善（通过调整）传输系统性能时在示波器上观察到的一种图形。5.3.1眼图观测眼图观测模式二示波器调节方法：1.用边沿触发要测试的信号：按下示波器的Trigger按钮，将输入的同步时钟信道作为触发信号来触发要测试的信号。2.选择触发类型为上升或者下降。3.调节Trigger旋钮，将触发阈值电平调整到合适的位置。4.将Display界面的余晖调整为∞观测眼图。5.3.2测试结果实验中，眼图的观测共有两种情况：使用眼图观测模式二观测ASK眼图，如图5-3-2-1所示：图5-3-2-1ASK眼图（眼图观测模式二）使用眼图观测模式二观测FSK眼图，如图5-3-2-2所示：图5-3-2-2FSK眼图（眼图观测模式二）6.任意波波形的定制[5]6.1技术背景实验室一般都装备有波形信号发生器设备。此类设备的低端品种通常称为“函数信号发生器”，顾名思义，可以被用来输出各种数学函数信号，比如正弦函数波形、锯齿波形、方波等等。任意波形信号发生器可视为普通函数信号发生器的升级版设备。这类设备主要是采用高速DAC技术，把存储器中预先编制好的波形采样值序列连续转换成模拟电平输出，在转换时可以改变一些设定，使输出信号的幅度发生增减，时可以改变一些设定，使输出信号的幅度发生增减，或转换频率发生改变，以得到用户所需的信号样式。任意波形信号发生器除了具备发生各种常用函数信号波形之外，还可以让用户自行编制想要的波形；通常，仪表生产厂商会配套提供用于编制波形的计算机程序软件。6.2实验要求使用实验室装备的Agilent公司33521A函数/任意波形发生器，图6-2所示，生成所需波形信号。图6-2Agilent33521A函数和任意波形发生器6.3波形制作过程本次实验中，需要生成载波频率100kHz，调制信号为波特率500Baud的三阶m序列（1110010为一个周期）的2ASK调制波形。为保证生成波形的质量，设定每载波周期采用200个采样点。由于每比特包含200个载波周期，相应有40K个采样点。波形的制备过程如下：步骤1：打开软件会自动弹出start帮助窗口，选择“NewWaveform”产生一个新波形。设定波形的具体参数如下：波形发生器硬件型号（33500-Series）；波形持续时间duration=14ms，即7个符号；采样率samplinggrate=20MSa/s，即200Sa/cycleX100kcycles/s=20MSa/s；如图6-3-1方式设定波形参数，每个比特内包含40K个采样点，7个比特共有280K个采样点。图6-3-1波形参数设计步骤2：编辑“111”对应的波形片段。在Waveform选项卡—>BasicSegment内，选择正弦信号Sine。设定参数如下：持续时间TotalTime=6ms，对应于3个比特；幅值Amplitude=1Vpp；偏移量Offset=0;载波周期数Cycles:=600,3个比特共包含600个载波周期。点击OK确认后，即可在主视窗创建波形，如图6-3-2所示：图6-3-2“111”对应波形创建结果步骤3：编辑“00”对应的波形片段。在Waveform选项卡—>BasicSegment内，选择直流信号DC。设定参数如下：持续时间TotalTime=4ms，对应于2个比特的持续时间；偏移量Offset=0V;点击OK，弹出插入选择“InsertOption”窗口，选择从尾端插入“Insertattheend”选项（图11），即可在主视窗创建波形，如图6-3-3所示：图6-3-3“00”对应波形创建结果步骤4，照此前方式编辑后续的“1”和“0”对应的波形片段。可在主视窗得到创建完成的波形，如图6-3-4所示：图6-3-4创建完成的波形步骤5:波形创建结果的保存。Agilent信号发生器33521能使用的波形文件为.arb格式，创建结果建议保存为此格式。波形文件保存在U盘内，将U盘插入Agilent信号发生器33521A，仪器就可读取波形。7.致谢首先，感谢袁老师、李老师等实验指导老师以及课程助教对于此次实验的耐心指导、悉心帮助。老师上课的指导让我们掌握了实验的基础知识，课程助教在实验室也不厌其烦的为我们解答疑惑，是他们的无私付出让我们可以顺利的完成此次实验。其次，非常感谢积极合作共同努力的组长和组员们，是他们的认真刻苦、勤学善问才完成了系统的设计与实现，同时，也非常感谢实验室里其他各组的同学们，他们分享经验教训、乐于互相探讨，减少了彼此走弯路的可能，营造了良好的氛围。最后，感谢学校为我们提供了先进的仪器设备和完善的实验环境，让我们能够投入实验、开拓创新、勇于探索。再次真诚致谢各位的帮助！8.参考文献[1]上海交通大学电子工程系.系统设计实践与创新[2]任务课题1要求和基本技术指标(2017-3-2修订发布).ftp://202.120.39.248[2]上海交通大学电子工程系.系统设计实践与创新[2]DDS调试心得.ftp://202.120.39.248[3]王会华，李宝平.m序列发生器的设计与实现.北京电子科技学院学报.2007-6:15-2.[4]指导材料：数字锁相法提取位同步信号以及用匹配滤波提高抗噪性能.pdf.ftp://202.120.39.248[5]指导材料：定制和发生任意信号波形2014-5-13.pdf.ftp://202.120.39.2489.附录A测试和分析9.1测试的项目和方法表1第一轮测试基本技术指标（满分55，总评时按一定规则折算）检测项目检测条件检测方法评分规则供电电压直接观察。限定使用±5V双电源（可仅使用单路；允许单片机或FPGA开发板卡另行有供电）。不合规定则停止评测。已调制ASK波形MDO4034混合域示波器CH1接C点，并定为触发源；CH2轮流接D点和A点；频谱端口接D点观察D点ASK波形，并与A点波形比对，峰峰值小于2V，直流分量为零时域波形正确得5分时域-频域联合观测时域-频域同时观测，操作正确得5分频谱峰值示数，操作正确得5分“解调”获得基带波形，操作正确得5分带通滤波器（BPFC）使用N9320B频谱仪（带TG）测试幅度频率特性曲线和参数；TG输出0dBm；频谱扫描开始频率50KHz，结束频率150KHz，，10-20次测量取平均建议RBW取30KHz获得频谱曲线能正确操作仪器示出曲线，得5分。自动测量频谱峰值点能正确操作仪器，且误差：小于等于3%，得10分；大于3%小于等于5%，得8分；大于5%小于等于10%，得6分；其他，得0分。自动测量3dB带宽能正确操作仪器，且Q值：大于4.5小于等于5，得5分；否则得0分。已调制FSK/PSK信号频谱分析使用N9320B频谱仪测试信号频谱，接D点；频谱扫描开始频率50KHz，结束频率500KHz，建议RBW取30Hz；由老师现场指定两种信号之一作为被测观测FSK信号能正确操作仪器示出频谱曲线，得5分。能正确操作仪器标定频率峰值点：屏幕同时示出FSK两个频率点，得10分；只能示出一个频率点，得5分；观测PSK信号能正确操作仪器示出频谱曲线，得5分。能正确操作仪器标定频率峰值点：屏幕同时示出PSK载波基频和二次谐波两个频率点，得10分；只能示出一个频率点，得5分；表2任务1A和任务1B第二轮测试基本技术指标（满分40，总评时按一定规则折算）检测项目检测条件检测方法评分规则对自制发送机ASK信号的解调自制发送机电路输出ASK信号，经信道电路，输入接收机电路观察H点的解调后波形，并与A点波形比对波形正确得10分对任意波信号源发生的ASK信号的解调指定使用Agilent33521A[注2]任意波形发生器，波形文件由学生制作和准备，并存储在自带U盘中示波器观测任意波形发生器的输出，必须学生操作以示波器CH1观察任意波形发生器的TTL输出端信号（波形同步信号），并设为触发源；以CH2观察波形输出波形正确，得10分。观察H点的解调后波形观测方式类同前项波形正确，得5分对自制发送机FSK信号的解调观察H点的解调后波形，并与A点波形比对波形正确，得5分对任意波信号源发生的FSK信号的解调观察H点的解调后波形观测方式类同前项波形正确，得5分位同步恢复及基带波形输出[注1]眼图观测（按“眼图观测实验模式二”，即位同步时钟来自接收机恢复得到的位时钟），必须学生操作操作正确、波形正常得5分[注1]指定仅测试ASK解调。[注2]本轮教学指定仅使用Agilent设备，暂不使用Tektronix设备。9.2测试资源MDO4034混合域示波器、N9320B频谱仪、Agilent33521A任意波形发生器以及由老师提供的波形文件9.3测试的结果和分析表9-3-1第一轮测试结果检测项目检测结果结果分析供电电压供电电压为±5V双电源（可仅使用单路；允许单片机或FPGA开发板卡另行有供电）正确已调制ASK波形时域、频域、解调信号正确正确BPFC特性测试获得正确的频谱曲线，能够自动测量频谱峰值点能够自动测量3dB带宽，中心频率98.261kHz，Q值为4.86结果符合参数要求，正确FSK/PSK信号频谱分析能够得到FSK信号频域波形，同时标出两个频率点正确表9-3-2第二轮测试结果检测项目检测结果结果分析自制发送机电路给出ASK信号的解调点H和点A波形比对，波形正确且一致（相似）正确自制发送机电路给出FSK信号的解调点H和点A波形比对，波形正确且一致（相似）正确对任意波信号源发生的ASK信号的解调波形正确，解调后波形与原波形包络相同。正确对任意波信号源发生的FSK信号的解调波形正确，解调后波形与原波形包络相同。正确眼图观测使用眼图观测实验模式二观测任意波发生器ASK信号的眼图正确10.附录B课程学习心得和意见建议系统设计实践与创新（2）课程已经接近尾声，在这一个学期的短暂确有意义的时间里，我小组的3名成员分工明确，通力合作，按照要求循序渐进地完成了发送机电路、信道电路和接收机电路的设计和调试。在此次创新实践的过程中，我们所有小组成员运用工程的方法和流程解决问题，在学习中进步，在进步中学习，各方面的能力都得到了显着的提高和锻炼，涉及的各方面知识也有更深入的了解。学习收获体会主要在几个方面:合作与统筹的能力：本小组在三位同学组成之时就依据各自的特长进行了分工，每位成员的能力都得到了很好的发挥，时更有知识和能力上的互相的补充。同时，小组成员合理安排自己的时间，把小组的共同利益放在第一位，在成员共同课余时间内组织共同前往实验室完成实验，部分成员课余时间单独对所负责部分进行分析、改进，大家共同努力，极大地提高了实验的进度使实验有条不紊地进行下去，没有一点矛盾产生。自学能力：自学能力的提升可以说是本课程给我们带来的最大收获。当我们刚刚拿到课题时，所有组员都对接下去所要进行的工作一筹莫展，但通过不断地摸索和讨论，大家逐渐了解并熟悉掌握了各个实验仪器的使用、各个模块的原理等课程相关内容，在课程讲座的讲解、课程 资料 新概念英语资料下载李居明饿命改运学pdf成本会计期末资料社会工作导论资料工程结算所需资料清单 的辅助和老师的辅导下，我们小组较为迅速地掌握了相关知识，并在实际实验中有所应用。动手能力：理论要与实践相结合，我们在本课程中深刻感受到了这点。实际电路的搭建中难免地遇到了许多错误和变更，实际应用上还需要在理解电路的基础上加以适当的改进。实验过程中，我们经常遇到焊接错误、软件编写错误、测试操作错误等问题，起初，面对这些问题，我们总是手忙脚乱。但经过不断实践，我们焊接的准确度和速度不断提高，测试的结果也越来越令人满意。可以说，我们的动手能力有了长足的进步。与他人交流合作的能力：在实验室做实验的过程中，各个小组之间有和谐积极的交流互助的过程。各个小组之间在实验室共同完成实验的时间里互相帮助检查电路，也在交流中分享实验中积累的经验和技巧。这个过程既解决了实际的电路问题，也营造了良好的实验室氛围，同学们在交流中深入了对实验的理解。在这样的环境下，我们越发喜欢在实验室的时光，积极性得到了极大的提升。而作为一门实验为主的课程，在实际的操作中难免遇到一些课程设计上的不足之处，虽然瑕不掩瑜，课程的设置依然对培养学生的工程能力有很大作用，但在此还是提出这样几项建议，希望以后课程能够予以采纳改进,促进提高工程能力这一教学目的的实现:实验室的设备及元件有待及时维护、更新。实验室部分（本小组就遇到过不止一次）电烙铁的烙铁头布满焊锡后遗留的氧化物,需要自己带上海绵、湿水纸巾反复清理,所幸烙铁头的加热部分没有损坏,但依然对实验造成不便。同时，实验室座位抽屉的设备线材以及工具经常有缺失以及重复多出部分的情况,经常要与邻桌交换线材以及借用镊子、剪线钳等工具,给实验带来不便。同时实验室元件架的电阻电容有时快要耗尽但得不到及时的补充，对于电阻电容自身的误差常找不到更精确的以替换。最后，我们想说的是，我们对于我小组成员之间的紧密合作很是满意，大家在一起度过了一段美妙的时光，希望有机会能够再次在其他的课程中合作，去完成更多的设计和创新作品。11.附录C各模块与全系统实物图图11-1全系统实物图图11-2信道实物图图11-3接收模块实物图12.附录D程序清单12.1MSP430G2553程序//程序功能：产生M序列并作差分编码，实现不同阶与不同数字调制模式的切换，并控制AD9850输出调制后差分M序列信号。//***************************************************////ad9850复位(串口模式)////---------------------------------------------------//voidad9850_reset_serial(){P1OUT&=~BIT2;//ad9850_w_clk=0;P1OUT&=~BIT4;//ad9850_fq_up=0;//rest信号P1OUT&=~BIT1;//ad9850_rest=0;P1OUT|=BIT1;//ad9850_rest=1;P1OUT&=~BIT1;//ad9850_rest=0;//w_clk信号P1OUT&=~BIT2;//ad9850_w_clk=0;P1OUT|=BIT2;//ad9850_w_clk=1;P1OUT&=~BIT2;//ad9850_w_clk=0;//fq_up信号P1OUT&=~BIT4;//ad9850_fq_up=0;P1OUT|=BIT4;//ad9850_fq_up=1;P1OUT&=~BIT4;//ad9850_fq_up=0;}//***************************************************////向ad9850中写命令与数据(串口)////---------------------------------------------------//voidad9850_wr_serial(unsignedcharw0,doublefrequence){unsignedchari,w;longinty;doublex;//计算频率的HEX值x=4294967295/125;//适合125M晶振//如果时钟频率不为180MHZ，修改该处的频率值，单位MHz！！！frequence=frequence/1000000;frequence=frequence*x;y=frequence;//写w4数据w=(y>>=0);for(i=0;i<8;i++){if((w>>i)&0x01)P1OUT|=BIT5;elseP1OUT&=~BIT5;P1OUT|=BIT2;//ad9850_w_clk=1;P1OUT&=~BIT2;//ad9850_w_clk=0;}//写w3数据w=(y>>8);for(i=0;i<8;i++){if((w>>i)&0x01)P1OUT|=BIT5;elseP1OUT&=~BIT5;P1OUT|=BIT2;//ad9850_w_clk=1;P1OUT&=~BIT2;//ad9850_w_clk=0;}//写w2数据w=(y>>16);for(i=0;i<8;i++){if((w>>i)&0x01)P1OUT|=BIT5;elseP1OUT&=~BIT5;P1OUT|=BIT2;//ad9850_w_clk=1;P1OUT&=~BIT2;//ad9850_w_clk=0;}//写w1数据w=(y>>24);for(i=0;i<8;i++){if((w>>i)&0x01)P1OUT|=BIT5;elseP1OUT&=~BIT5;P1OUT|=BIT2;//ad9850_w_clk=1;P1OUT&=~BIT2;//ad9850_w_clk=0;}//写w0数据w=w0;for(i=0;i<8;i++){if((w>>i)&0x01)P1OUT|=BIT5;elseP1OUT&=~BIT5;P1OUT|=BIT2;//ad9850_w_clk=1;P1OUT&=~BIT2;//ad9850_w_clk=0;}//移入始能P1OUT|=BIT4;//ad9850_fq_up=1;P1OUT&=~BIT4;//ad9850_fq_up=0;}//***************************************************////DeviceInitial////---------------------------------------------------//voiddevice_init(){WDTCTL=WDTPW+WDTHOLD;//StopWDTBCSCTL1=CALBC1_16MHZ;//SetDCOto16MHzDCOCTL=CALDCO_16MHZ;P1DIR|=BIT4+BIT2+BIT1+BIT0+BIT6+BIT5+BIT7;P2DIR|=BIT5+BIT4+BIT3;P1OUT&=~(BIT0+BIT6);//turnoverthelightR&GP1DIR&=~BIT3;//ButtonS2INPUTP1REN|=BIT3;P1IES|=BIT3;//ThePxIFGxflagissetwithahigh-to-lowtransitionP1IE|=BIT3;CCTL0&=~CCIE;P1OUT&=~(BIT0+BIT6);//****TIMERINITIAL*****//TA0CTL=TASSEL_2+MC_1;//Source:SMCLK=1MHz,UPmode,//TA0CTL|=ID_1;//二分频TA0CCR0=8000;//16MHz时钟,计满8000次为0.5ms//CCTL0=CCIE;//CCR0interruptenabledad9850_reset_serial();__bis_SR_register(GIE);}//***************************************************////测试程序100000Hz////---------------------------------------------------//intFlag=0;intrego=0;intreg[4];voidmain(void){reg[0]=0;reg[1]=0;reg[2]=0;reg[3]=1;Flag=0;device_init();__bis_SR_register(CPUOFF+GIE);//EnterLPM0withinterrupts}//P1.7:Mserials//P2.5:Period//P2.4:码元同步intclk=0;intperiod=0;intoldop=0;#pragmavector=TIMER0_A0_VECTOR__interruptvoidTimer_A0(void){if(clk==1&&Flag<=3&&Flag>=1){//三阶M序列intbuff=reg[0];intchafen=0;if(oldop!=reg[0]){chafen=1;P2OUT|=BIT3;}else{chafen=0;P2OUT&=~BIT3;}if(chafen==0){//ad9850_reset_serial();switch(Flag){case1:ad9850_wr_serial(0x02,0);break;//AMcase2:ad9850_wr_serial(0x00,105000);break;//FMdefault:ad9850_wr_serial(0x78,100000);break;//PM}P1OUT&=~BIT7;}else{//ad9850_reset_serial();switch(Flag){case2:ad9850_wr_serial(0x00,95000);break;//FMdefault:ad9850_wr_serial(0x00,100000);break;//PM&AM}P1OUT|=BIT7;}if(period==14){period=0;P2OUT|=BIT5;}elseif(period==2){P2OUT&=~BIT5;}oldop=reg[0];reg[0]=reg[1];reg[1]=reg[2];reg[2]=(reg[1]+buff)%2;}elseif(clk==1&&Flag>=3){//四阶M序列intbuff=reg[0];intchafen=0;if(oldop!=reg[0]){chafen=1;P2OUT|=BIT3;}else{chafen=0;P2OUT&=~BIT3;}if(reg[0]==0){//ad9850_reset_serial();switch(Flag){case4:ad9850_wr_serial(0x02,0);break;//AMcase5:ad9850_wr_serial(0x00,105000);break;//FMdefault:ad9850_wr_serial(0x78,100000);break;//PM}P1OUT&=~BIT7;}else{//ad9850_reset_serial();switch(Flag){case5:ad9850_wr_serial(0x00,95000);break;//FMdefault:ad9850_wr_serial(0x00,100000);break;//PM&AM}P1OUT|=BIT7;}if(period==30){period=0;P2OUT|=BIT5;}elseif(period==2){P2OUT&=~BIT5;}oldop=reg[0];reg[0]=reg[1];reg[1]=reg[2];reg[2]=reg[3];reg[3]=(reg[2]+buff)%2;}elseif(Flag==0){P1OUT&=~BIT7;ad9850_wr_serial(0x04,0);}switch(clk){case1:period++;clk++;break;case2:P2OUT&=~BIT4;clk++;break;case3:clk=0;break;default:P2OUT|=BIT4;clk++;break;}}#pragmavector=PORT1_VECTOR__interruptvoidport1(void){unsignedcharPushKey;unsignedlonglongi;PushKey=P1IFG&BIT3;for(i=0;i<400000;i++);if(!(P1IN&PushKey)==PushKey)//没有按下，则为抖动，标志清零{P1IFG=0;return;}if(PushKey&BIT3){if(Flag==6){Flag=0;}else{Flag++;}if(Flag==1){P1OUT&=~BIT6;P1OUT|=BIT0;CCTL0|=CCIE;}elseif(Flag==4){P1OUT|=BIT6;P1OUT&=~BIT0;}elseif(Flag==0){P1OUT&=~BIT0;P1OUT&=~BIT6;}}P1IFG=0;}12.2FPGA位同步提取程序entitypllisPort(clk:inSTD_LOGIC;cin:inSTD_LOGIC;cout:outSTD_LOGIC;coutM:outSTD_LOGIC);endpll;architectureBehavioralofpllissignals0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10:std_logic;signalclk1:std_logic;signalLS0:std_logic;begins2<=s1ands9;s3<=s1and(nots9);s6<=s4and(nots2);s7<=s5ands3;s8<=s6ors7;cout<=s9;coutM<=s10;-----------generates0-------------process(clk)variablecount:integerrange0to5000;beginif(clk'eventandclk='1')thenif(count=200)thencount:=0;clk1<=notclk1;elsecount:=count+1;endif;endif;endprocess;process(clk1)variablesum:integerrange0to5000;variabletmpS0:std_logic;beginif(clk1'eventandclk1='1')thenif(cin='1')thenif(sum<4981)thensum:=sum+20;elsesum:=5000;endif;elseif(sum>9)thensum:=sum-20;elsesum:=0;endif;endif;if(tmpS0='1'andsum<400)thentmpS0:='0';elsif(tmpS0='0'andsum>4600)thentmpS0:='1';endif;s0<=tmpS0;endif;endprocess;-----------generates1-------------process(clk)variablew:integerrange0to5000;beginifrising_edge(clk)thenLS0<=s0;w:=w+1;if(LS0xors0)='1'thenw:=0;endif;if(w<1000)thenS1<='1';elseS1<='0';endif;if(w>1100)thenw:=w-1;endif;endif;--if(s0='1')then--w:=w+1;--if(w<2000)then--s1<='1';--elses1<='0';--endif;--if(w>2100)then--w:=w-1;-