IC设计流程及工具

任务 任务 工具 RTL 与门级仿真 a. Synopsys VCS/VSS b. Mentor ModelSim c. Cadence, Verilog-XL d. Cadence, NC-Verilog RTL and Gate-level 设计纠错 Novas Debussy 功耗优化与分析 Synopsys, Power Compiler 逻辑综合 Synopsys, Design Compiler 扫描插入 a. Synopsys, Design Compiler-Ultra Plus 存储器内建自测试 (BIST) UniChip, UBST 自动测试生成 (ATPG) 与故障仿真 a. Synopsys, Tetra MAX 延时计算 a. Synopsys, Prime Time b. Celestry, MDC 静态时序分析 a. Synopsys, Prime Time b. Cadence, Pearl 平面规划 Cadence, Design Planner 布局布线 a. Avant! Apollo b . Cadence, Silicon Ensemble 时钟树综合 a. Avant! Apollo b . Cadence, CT-Gen & CT-PKS 形式验证 Synopsys Formality 物理验证 Mentor Graphics Calibre RC 参数提取 a. Cadence Hyper Extract b. Simplex Qx, Fire & Ice 晶体管级功耗模拟 Synopsys PowerMill 电路级仿真 a. Avant! Star-Hspice b. Cadence Spectre [FPGA/CPLD]典型的FPGA设计流程 skycanny 发 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 于 2005-12-8 22:17:00   转自EDA专业论坛     作者：lixf 1.设计输入—— FPGA设计|IC设计|仿真|综合|布局|布线|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成电路|验证2lrTu4m:I b1M 1)设计的行为或结构描述。 6}}k p \)U4{&~—— FPGA设计|IC设计|仿真|综合|布局|布线|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成电路|验证2)典型文本输入工具有UltraEdit-32和Editplus.exe.。K^ B!kj8?/f K 3)典型图形化输入工具-Mentor的Renoir。EDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|boardMy yuA7~ 4)我认为UltraEdit-32最佳。—— FPGA设计|IC设计|仿真|综合|布局|布线|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成电路|验证 c0O5]R E 2.代码调试www.edacn.net;jPS!J-tK 1)对设计输入的文件做代码调试，语法检查。 uh8O&I/fEDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|board2)典型工具为Debussy。 nuj V {(ii#ZcvEDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|board3.前仿真www.edacn.net​qq;ZG8O9H 1)功能仿真—— FPGA设计|IC设计|仿真|综合|布局|布线|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成电路|验证kO?8fYg 2)验证逻辑模型(没有使用时间延迟)。—— FPGA设计|IC设计|仿真|综合|布局|布线|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成电路|验证8?(d‑Y v0T#K 3)典型工具有Mentor公司的ModelSim、Synopsys公司的VCS和VSS、Aldec公司的Active、Cadense公司的NC。EDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|boardqI4c,U,m‑h/P 4)我认为做功能仿真Synopsys公司的VCS和VSS速度最快，并且调试器最好用，Mentor公司的ModelSim对于读写文件速度最快，波形窗口比较好用。 6E1Jf         "j;WrU​d6IE4.综合EDA专业论坛&tjLG)TqPG2]g5f3w 1)把设计翻译成原始的目标工艺EDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|board:_s\!zf 2)最优化 #[s,a;^7op.B l(H:wEDA专业论坛3)合适的面积要求和性能要求 #fiz)rB%a9BW2zEDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|board4)典型工具有Mentor公司的LeonardoSpectrum、Synopsys公司的DC、Synplicity公司的Synplify。 \&v-lS5U9f,`EDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|board5)推荐初学者使用Mentor公司的LeonardoSpectrum，由于它在只作简单约束综合后的速度和面积最优，如果你对综合工具比较了解，可以使用Synplicity公司的Synplify。 ​dW}ot,BOlEDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|board5.布局和布线 www.edacn.netC}D~3h?@+U 1)映射设计到目标工艺里指定位置 %| J-xu4J2~—— FPGA设计|IC设计|仿真|综合|布局|布线|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成电路|验证2)指定的布线资源应被使用EDA专业论坛}`/La2@2n;| 3)由于PLD市场目前只剩下Altera，Xilinx，Lattice，Actel，QuickLogic，Atmel六家公司，其中前5家为专业PLD公司，并且前3家几乎占有了90％的市场份额，而我们一般使用Altera，Xilinx公司的PLD居多，所以典型布局和布线的工具为Altera公司的Quartus II和Maxplus II、Xilinx公司的ISE和Foudation。 K:YI$aSp)B GEDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|board4)Maxplus II和Foudation分别为Altera公司和Xilinx公司的第一代产品，所以布局布线一般使用Quartus II和ISE。 4D#g;g!{c6.后仿真 KqS"~"p&rEDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|board1)时序仿真 Y Yw,}9T$q9Z/EdgEDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|board2)验证设计一旦编程或配置将能在目标工艺里工作（使用时间延迟）。 b)D3vB8K JEDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|board3)所用工具同前仿真所用软件。EDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|board/p$NK"sY'}‑fg 7.时序分析 %A6R3n(j0\—— FPGA设计|IC设计|仿真|综合|布局|布线|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成电路|验证4)一般借助布局布线工具自带的时序分析工具，也可以使用Synopsys公司的 PrimeTime软件和Mentor Graphics公司的Tau timing analysis软件。 #g$@-P%tl*IN\:s G8.验证合乎性能规范—— FPGA设计|IC设计|仿真|综合|布局|布线|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Mode1)验证合乎性能规范，如果不满足，回到第一步。 "vUj[8H        b)vEDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|board9.版图设计C6q}h.m%F1)验证版版图设计。Pr!~z8[