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进制计数器verilog设计代码TTAstandardizationoffice【TTA5AB-TTAK08-TTA2C】进制计数器verilog设计代码modulecount60(Clk,Rst,Display,Sel);inputClk;//产生10KHZ时钟输入inputRst;//复位输入output[2:0]Sel;//七段码管扫描驱动output[6:0]Display;//七段码管显示输出reg[2:0]Sel;reg[6:0]Display;reg[13:0]Clk_Count1;//产生1Hz时钟的分频计数器reg[13:0]C...

TTAstandardizationoffice【TTA5AB-TTAK08-TTA2C】进制计数器verilog 设计代码modulecount60(Clk,Rst,Display,Sel);inputClk;//产生10KHZ时钟输入inputRst;//复位输入output[2:0]Sel;//七段码管扫描驱动output[6:0]Display;//七段码管显示输出reg[2:0]Sel;reg[6:0]Display;reg[13:0]Clk_Count1;//产生1Hz时钟的分频计数器reg[13:0]Count2;//regClk_1HZ;reg[3:0]SECL,SECH;reg[3:0]MINL,MINH;reg[3:0]Disp_Temp;always@(posedgeClk)beginif(Clk_Count1==900)//对计数器进行判断，以确定Clk_1HZ信号是否反转beginClk_Count1<=0;Clk_1HZ<=~Clk_1HZ;endelseClk_Count1<=Clk_Count11;endalways@(posedgeClk_1HZornegedgeRst)if(!Rst)//系统复位beginSECL<=0;SECH<=0;MINL<=0;MINH<=0;Count2=0;endelsebeginif(SECL==9)//一般运行状态beginSECL<=0;if(SECH==5)beginSECH<=0;if(MINL==9)beginMINL<=0;if(MINH==5)beginMINH<=0;endelseMINH<=MINH1;endelseMINL<=MINL1;endelseSECH<=SECH1;endelseSECL<=SECL1;endalways@(posedgeClk)beginSel<=Sel1;//扫描累加endalways@(Sel)begincase(Sel)3'b000:Disp_Temp=4'b0000;3'b001:Disp_Temp=4'b0000;3'b010:Disp_Temp=4'b0000;3'b011:Disp_Temp=MINH;3'b100:Disp_Temp=MINL;3'b101:Disp_Temp=4'b1010;3'b110:Disp_Temp=SECH;3'b111:Disp_Temp=SECL;endcaseendalways@(Disp_Temp)//显示转换begincase(Disp_Temp)4'b0000:Display=7'b1111110;//04'b0001:Display=7'b0110000;//14'b0010:Display=7'b1101101;//24'b0011:Display=7'b1111001;//34'b0100:Display=7'b0110011;//44'b0101:Display=7'b1011011;//54'b0110:Display=7'b1011111;//64'b0111:Display=7'b1110000;//74'b1000:Display=7'b1111111;//84'b1001:Display=7'b1111011;//94'b1010:Display=7'b0000001;//-default:Display=7'b0000000;//全灭endcaseendendmodule

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