数字电路第4章(5加法器)_2课件

数字电路第4章(5加法器)_2课件第四章组合逻辑电路本章主要内容4.1概述4.2组合逻辑电路的分析和设计4.3若干常用的组合逻辑电路4.4组合逻辑电路中的竞争－冒险现象编码器译码器数据选择器（多路选择器）、数据分配器加法器数值比较器§4.3常用的组合逻辑电路MSI组合部件具有功能强、兼容性好、体积小、功耗低、使用灵活等优点，因此得到广泛应用。本节介绍几种典型MSI组合逻辑部件的功能及应用：加法器分类：一位加法器多位加法器两个二进制数的加、减、乘、除运算，在计算机中都化为若干步加法运算进行.因此，加法器是构成算术运算器的基本单元。一、1位加法器1.半...

第四章组合逻辑电路本章主要内容4.1概述4.2组合逻辑电路的分析和设计 4.3若干常用的组合逻辑电路4.4组合逻辑电路中的竞争－冒险现象编码器译码器数据选择器（多路选择器）、数据分配器加法器数值比较器§4.3常用的组合逻辑电路MSI组合部件具有功能强、兼容性好、体积小、功耗低、使用灵活等优点，因此得到广泛应用。本节介绍几种典型MSI组合逻辑部件的功能及应用：加法器分类：一位加法器多位加法器两个二进制数的加、减、乘、除运算，在计算机中都化为若干步加法运算进行.因此，加法器是构成算术运算器的基本单元。一、1位加法器1.半加器半加器是只考虑两个1位二进制数相加，不考虑低位的进位。其真值表为：输出端的逻辑式为:输入输出ABSCO0000011010101101逻辑电路及逻辑符号如图所示:逻辑电路逻辑符号2.全加器全加器除了加数和被加数外，还要考虑低位的进位。即:将对应位的加数A，B和来自低位的进位CI三个数相加,得到和S、以及向高位的进位CO.真值表为:利用卡诺图，采用合并0的方法，输出端的逻辑式为:输入输出ABCISCO0000000110010100110110010101011100111111全加器可由两个半加器和一个或门组成：ABSCOCO∑CI（a）逻辑电路（b）逻辑符号ABCO∑SCOCO∑CI半加器的输出函数：全加器的输出函数：二、多位加法器1.串行进位加法器（行波进位加法器）下图所示电路为4位全加器，由于低位的进位输出接到高位的进位输入，故为串行进位加法器。两个多位二进制数相加，必须利用全加器，1位二进制数相加用1个全加器，n位二进制数相加用n个全加器。只要将低位的进位输出CO接到高位的进位输入CI。串行进位加法器结构简单，但运算速度慢（每一位的相加结果都必须等到低位的进位产生以后才能建立起来,要经过4级门的延迟时间）。应用在对运算速度要求不高的场合。输出逻辑式为：74LS283就是采用这种超前进位的原理构成的4位超前进位加法器，其内部电路如图所示超前进位加法器提高了运算速度，但同时增加了电路的复杂性，而且位数越多，电路就越复杂。超前进位加法器：74LS283相加结果读数为C3S3S2S1S04位二进制加数B输入端4位二进制加数A输入端低位片进位输入端“本位和”输出端向高位片的进位输出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3∑74LS283逻辑符号三、用加法器设计组合逻辑电路全加器除了作二进制加法外，还可以做乘法运算、码制变换、及实现8421BCD码的加法运算等。如果能将要产生的逻辑函数能化成输入变量与输入变量相加，或者输入变量与常量相加，则用加法器实现这样逻辑功能的电路常常是比较简单。例1:试用一位全加器完成二进制乘法功能以两个两位二进制数相乘为例:A=A1A0B=B1B0P=AB=A1A0×B1B0P0=A0B0P1=A1B0+A0B1P2=A1B1+C1P3=C2P1不能用与或门实现，与或门不可能产生进位位。C1为A1B0+A0B1的进位位。C2为A1B1+C1的进位位。×A1A0B1B0A1B0A0B0A0B1A1B1C1C2+P0P1P2P3例4:用四位全加器实现两个8421BCD码加法运算解:①8421BCD码是4位二进制代码组成，两个8421BCD码相加所表示的1位十进制相加之和只可能在0-19(=9+9+1)之间。②两位8421码和的本位最高输出只能是1001，超过1001必须向高位进位。因此，不能直接用4位全加器实现两个8421码相加。③需要分析“8421码相加”和“二进制相加”的特点。十进制数8421码十进制数相加“和数”1011010010100001001110110010010100000000S1S2S3二进制数相加的“和数”S01100000110011110011010100010010010000000S0S1S2S3389765421001101110110110013141211100001111111100181917161500011000100100000000000000011110000000000011111111111100000110011110011010100010010010000000进位Co进位F☆当“和数”位于(0-9)时，与两个4位二进制相加结果相同0111是8421BCD码的7,结果正确。☆当相加之和(10-15)相加结果错误，需加6修正。1101在8421BCD码中是非法码。产生进位，本位和正确。☆相加之和（16-19）产生进位，且结果错误，需加6修正本位和不是7而是1,结果错误。结果正确分析产生错误的原因：8421BCD码是逢十进一，四位二进制是逢十六进一，两者进位关系不同，其中恰好相差6,因此需加6修正。★电路设计设计两个一位8421BCD码加法电路应由三部分组成。1、实现两个一位8421BCD加法电路2、产生修正控制信号F3、完成加6修正加6修正结果正确加0修正结果错误8421输入8421输入四位全加器8421输出四位全加器修正控制信号故修正电路应含一个判9电路，当和数大于9时对结果加0110，小于等于9时加0000。十进制数8421码十进制数相加“和数”1011010010100001001110110010010100000000S1S2S3二进制数相加的“和数”S01100000110011110011010100010010010000000S0S1S2S3389765421001101110110110013141211100001111111100181917161500011000100100000000000000011110000000000011111111111100000110011110011010100010010010000000进位Co进位F修正信号F应在有进位信号CO产生、或两个8421BCD码相加之和为10-15的情况下产生。相加之和大于9的化简S3S1S3S2S3S2S1S0F=Co+S3S2+S3S1=(Co′·(S3S2)′·(S3S1)′)′A3A2A1A0B3B2B1B0CICOS3S2S1S0A3A2A1A0B3B2B1B0CICOS3S2S1S0F(1)相加之和小于9,加0修正。(2)有进位或相加之和大于9（F=1）,加6修正(3)CO作进位输出A3A2A1A0B3B2B1B001(0)1(0)0F=(Co′·(S3S2)′·(S3S1)′)′例5:试用全加器构成二进制减法器。[解]利用“加补”的概念，即可将减法用加法来实现。逻辑电路“1”一位加法器:半加器和全加器多位加法器:串行进位和超前进位(并行)采用加法器设计组合逻辑电路的方法BCD码相互转换；BCD码加法运算二进制乘法本节小结

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