fpga开发板设计

fpga开发板设计 第 I 页 共 38 页 摘 要 FPGA即现场可编程门阵列，它是在可编程阵列逻辑PAL，门阵列逻辑GAL，可编程逻辑器件PLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路ASIC领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA能完成任何数字器件的功能，上至高性能CPU,下至简单的74系列电路，都可以用FPGA来实现。FPGA如同一张白纸或是一堆积木， 工程 路基工程安全技术交底工程项目施工成本控制工程量增项单年度零星工程技术标正投影法基本原理 师可以通过传统的原理图输入法或是硬件描述语言自由设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用FPGA的在线修改能力，随时修改设计而不必改动硬件电路。使用FPGA来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。FPGA可做其它全定制或半定制ASIC电路的中试样片。FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。设计人员利用它可以在办公室或实验室里设计出所需的专用集成电路，从而大大缩短了产品上市时间，降低了开发成本。此外，FPGA还具有静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改。FPGA以其体积小、功耗低、稳定性高等优点被广泛应用于各类电子产品的设计中。因此，FPGA技术的应用前景非常广阔。 I 第 II 页 共 38 页 Abstract FPGA (Field Programmable Gate Array) is the further development product based on the PAL ( Programmable Array Logic), GAL (Gate Array Logic), PLD ( Programmable Logic Device). It is appeared as a semi-custom circuit in the area of ASIC (Application Specific Integrated Circuit). It not only resolves the lack of custom circuits and shortcomings of programmable devices to overcome the original gate a limited number too . FPGA can complete the any function of digital devices, from high-performance CPU to simple 74 series circuit , can be achieved by FPGA. FPGA is as a piece of white paper or a pile of building blocks, engineers can map the traditional input method of the principle, or hardware description language to design a digital system freely. Through software simulation, we can advance to verify the correctness of the design. After the completion of the PCB, FPGA can also be used to modify the online ability to modify the design at any time without having to change the hardware circuit. Using FPGA to develop digital circuits, can significantly shorten the design time and reduce PCB space, improve system reliability. These advantages of PLD technology enables PLD to be rapid development after the 90's the, but also greatly promotes the EDA (Electronic Design Automatic) software and hardware description language VHDL (Very-High-Speed Integrated Circuit Hardware Description) progress. With the same FPGA, different programming data, can produce different circuit functions. Therefore, FPGA's very flexible to use. Designers can use it in the office or laboratory needed for the design of application specific integrated circuit, thereby significantly reducing time to market, reduced development costs. In addition, FPGA also has static and dynamic re-programming features in the system reconfiguration, the hardware, as software can be programmed to modify the same. FPGA for its small size, low power consumption, high stability has been widely used in various types of electronic products design. Therefore, FPGA technology is very broad application prospects. II 第 III 页 共 38 页 目 录 引言............................................................................................................................................1 1 系统简介..............................................................................................................................1 1.1 主要特点 ......................................................................................................................2 1.2 系统配置 ......................................................................................................................2 2 硬件电路设计及原理 ......................................................................................................2 2(1 硬件电路整体结构 ....................................................................................................2 2(2 设计电路模块及原理 ................................................................................................4 2.2.1 电源电路 ...........................................................................................................4 2.2.2 滤波电路设计 ...................................................................................................6 2.2.3 下载编程电路和配置 .......................................................................................9 2.2.4 存储器件 ....................................................................................................... 14 2.2.5 LED指示模块................................................................................................ 15 2.2.6 复位模块 ....................................................................................................... 17 2.2.7 系统时钟模块 .............................................................................................. 17 2.2.8 接口模块 ....................................................................................................... 19 3 工程设计............................................................................................................................ 20 3.1 Protel99 功能简述 .................................................................................................. 20 3.2 电路原理图设计 ........................................................................................................ 21 3.3 PCB板图的设计 ......................................................................................................... 22 3.3.1 PCB元件布局 .................................................................................................. 22 3.3.2 PCB的布线 ...................................................................................................... 24 3.4 电路板的生产制造 .................................................................................................... 27 4 电路元器件清单以及说明 ........................................................................................... 27 5 开发板的测试 .................................................................................................................. 28 附录.......................................................................................................................................... 29 III 第 1 页 共 38 页 引言 现场可编程门阵列(FPGA，Field Programmable Gate Array)的出现是超大规模集成电路(VISI)技术和计算机辅助设计(CAD)技术发展的结果。FPGA器件集成度高、体积小，具有通过用户编程实现专门应用的的功能。它允许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，直到达到预期的效果。利用FPGA可以大大缩短系统的研制周期，减少资金投入。更吸引人的是采用FPGA器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗，提高了可靠性，同时还可以很方便的对设计进行在线修改。FPGA器件成为研制开发的理想器件，特别适于产品的样机开发和小批量生产，因此人们也把FPGA称为可编程的ASIC。 可以断定FPGA在结构、密度、功能、速度和灵活性方面将得到进一步的发展。随着工艺和结构的改进，FPGA的集成度将进一步提高，性能将进一步完善，成本将逐渐下降，在现代电子系统设计中将起到越来越重要的作用。 本毕设采用Altera 公司的Cyclone_II FPGA进行开发板设计。这里选用Altera公司Cyclone系列的EP2C8Q208CN器件。Cyclone II EP2C8Q208芯片，等效门数为42万门，其内部有90Kb的存储容量,6K个逻辑单元,2个PLL。Altera新款Cyclone II系列是基于获得极大成功的Cyclone系列之上推出的，具有更低的成本、更大的容量和更多特殊性能的特性。这个新的器件系列具有4,608至68,416个逻辑单元(LE)，设计了一组优化的特性，其中包括多达150个嵌入18×18乘法器、专用外部存储器接口电路、4Kbit嵌入存储块、锁相环(PLL)和高速差分I/O能力。 设计出的开发板既能应用于学习FPGA技术，又能学习SOPC NIOS II技术。可以根据自己爱好和需要，选择何种学习功能。FPGA的所有I/O口全部引出来，均可用于扩展。用户可以根据自己的需要，设计实际电路，然后通过这些I/O口连接到FPGA上，完成所需功能。 1 系统简介 基于FPGA可编程单芯片系统(SOPC)设计技术，是当前电子设计系统领域最前沿的技术之一。此次设计的FPGA开发板采用Altera 公司的Cyclone_II系列的FPGA为核心的EDA实验平台，支持NIOS II,提供了SOPC解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 。支持FPGA开发、NIOS开发，提供引脚扩展，开发板直接引出80个I/O引脚接口，预留PLL资源，支持扩展设计; 核心板适合于产品原型的快速开发、参加各种电子设计大赛、学习FPGA和SOPC设计技术等，亦可用于系统设计前期快速评估设计方案。 可以用Verilog和VHDL两种语言编程，实用性强。 这个FPGA开发板适合大多逻辑器件开发和IP Core的设计验证，电子、计算机、通信、控制等专业本科生，相关专业的技术工程师，对FPGA/NIOS系统设计及嵌入式系统开发有兴趣的研发人员使用。 1 第 2 页 共 38 页 1.1主要特点: ? 系统功能强大:采用Altera公司的Cyclone系列主流FPGA,支持NIOS II软核嵌入 式处理器 ? 存储器件丰富:配有高速SDRAM以及FPGA配置存储器 ? I/O扩展能力强:引出80个I/O端口，都是独立的I/O不存在端口复用的问题，方 便用户测试和扩展应用 ? 多电源供电:外部电源输入为5V ，可以用DC5V开关电源供电，另外提供 USB 电源 插口，方便使用，直接使用一条USB 打印线(方口线)即可工作 ? 电源保护:采用二极管防止电源接反 ? 电源稳压:为保持电源电压稳定，采用AMS1117系列稳压芯片 ? LED指示运行:NIOS 开发板的左上角有四个LED，正常情况下LED应该闪烁，电源 指示灯闪亮。接上ASP，往配置芯片中下载程序，下载的时候 ASP旁边的指示灯亮， 成功下载后，灯灭 ? 下载模式:支持JTAG和ASP两种模式下载调试 1.2系统配置 , FPAG芯片:Altera公司的Cyclone系列EP2C8Q208N,208个引脚，TQFP封装，它 包含8256个逻辑宏单元、8745个触发器，16万个可编辑RAM/ROM存储单元， 182个用户I/O , 配置芯片:EPCS4(4M bit)Flash存储器 , SDRAM:K4S641632H 64M bit(同步动态随机存取存储器) , 有源晶振:50MHz(50MHz外部时钟,FPGA内部PLL可做倍频、分频、移相处理) , 电源芯片:1117—3.3V、1117—1.2V , 滤波电容:采用高成本的贴片铝电解电容 , 下载调试接口:ASP、JTAG调试接口(具有AS、PS、JTAG三种配置方式) , 引出I/O数目:80个，都是独立的IO 不存在端口复用的问题。 , 5V电源输入， 含有二极管防止反向输入保护 , 4个独立LED及电源指示LED , 2个独立复位按键 2 硬件电路设计及原理 2(1 硬件电路整体结构 在做一项设计之前，我们首先要了解和确定的就是电路的总体结构。只有了解了电路的总体结构，我们才有设计的总体思路，才能根据电路的各个结构模块实现电路原理图的详细连接。本次毕业设计的开发板电路主要包括以下几个部分:下载电路、下载接 2 第 3 页 共 38 页 口JTAG、主芯片FPGA、5V的电源电路、FLASH存储器、复位按键、有源晶振、LED接口和扩展接口。其电路结构框图如下: 5V电源 I/O接口 FPGA LED接口 JTAG接口 FLASH 晶振 按键 图(1)电路结构框图 2(1(1主芯片EP2C8Q208N Altera Cyclone系列FPGA是A1tera公司基于在Altera大获成功的第一代Cyclone器件系列基础之上从根本上针对低成本进行设计。Cyclone II 器件扩展了FPGA在成本敏感性、大批量应用领域的影响力，延续了第一代Cyclone器件系列的成功。 Altera Cyclone II 采用全铜层、低K值、1.2伏SRAM ，O(13μm工艺设计，裸片尺寸被尽可能最小的优化。采用300毫米晶圆，以TSMC成功的90nm工艺技术为基础，Cyclone II 器件提供了4,608到68,416个逻辑单元(LE)，并具有一整套最佳的功能，包括嵌入式18比特x18比特乘法器、专用外部存储器接口电路、4kbit嵌入式存储器块、锁相环(PLL)和高速差分I/O能力。逻辑容量比上一代多三倍。其中EP2C8Q208是Cyclone II系列中的一员，共有8256逻辑单元，8745个触发器，16万个可编辑RAM/ROM存储单元,2个PLLs，最多有182个用户I/O,36个9bitX9bit可编辑的硬件乘法器，可以说这款FPGA的资源非常丰富，足够满足大型设计的需要。 本设计选用Altera公司的Cyclone系列芯片，芯片型号为EP2C8Q208，因为该芯片是Altera公司推出的低价格、高容量的FPGA，其以较低的价格、优良的特性及丰富的片上资源在实际应用中被广泛的采用，这些都是其他同类产品无法相比的。 EP2C8Q208芯片采用1.2V内核电压，0(33 μmSRAM工艺，与其他同类产品相比具有以下特点: (1)逻辑资源丰富，逻辑单元(LE)数量为8256个。 (2)有182个可用I/O引脚，I/O输出可以根据需要调整驱动能力，并具有压摆率控制、三态缓冲、总线保持等功能:整个器件的I/O引脚分为四个区，每个区可以独立采用不同的输入电压，并可提供不同电压等级的I/O输出。 (3)多电压接口，支持LVTTL，LVCMOS，LVDS等I/O 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 。 3 第 4 页 共 38 页 (4)灵活的时钟管理，片内配有2个锁相环(PLL)电路，有可调频率锁相环，可以提供输入时钟的1,32倍频或分频、156,417ps相移和可变占空比的时钟输出，输出时钟的特性可直接在开发软件Quartos II里设定。经锁相环输出的时钟信号既可以作为内部的全局时钟，也可以输出到片外供其它电路使用。 (5)内有SignalTap嵌入式逻辑分析器，极大地方便了设计者对芯片内部逻辑进行检查，而不需要将内部信号输出到I,O管脚上。 表1所示为Cyclone II FPGA系列的特性和能力 器件 EP2C5 EP2C8 EP2C20 EP2C35 EP2C50 EP2C70 逻辑单元 4,608 8,256 18,752 33,216 50,528 68,416 M4K RAM块 26 36 52 105 129 250 (4 k比特 + 512 校验比特) 总比特数 119,808 165,888 239,616 483,840 594,432 1,152,000 嵌入式18x18乘法器 13 18 26 35 86 150 PLLs 2 2 4 4 4 4 最多用户I/O 管脚 142 182 315 475 450 622 差分通道 58 77 132 205 193 262 表(1) Cyclone II FPGA简介 2(2 设计电路模块及原理 2(2(1 电源电路 电源模块:支持USB和DC5V供电两种方式。并且在电源接入处对电源进行了滤波处理,降低骚扰电压的干扰。能提高电路的抗扰度，阻挡不干净电源对设备的影响，使电源更加安全可靠。 具体电路如下: 图(2)电源提供电路 4 第 5 页 共 38 页 电源转换电路: FPGA 芯片需要多个不同的供电电压，例如“核心”电压 (0.9V 至 2.5V)、I/O电压 (2.5V 至 3.3V) 以及另一专为辅助电路提供供电的低噪音、低纹波电压(典型2.5V或3.3V)。 本设计采用AMS1117系列芯片为电路提供稳定的电源。AMS1117是一系列工作在10mA负载电流下，最大输入电压为12V的低输出电压控制器。在本设计中用于为FPGA提供1(2V和3(3V电源电压。电源部分采用1117-3.3 将5V输入电压转化成3.3V作为 I/O 电压，采用 1117-1.2v 将3.3V电压转化成1.2V作为核电压以及PLL电压。采用二极管防止电源接反，具有电源保护功能。具体电路如图(3)所示: 图(3)电源转换电路 该电路将5V的电源电压从左端输入转化为3(3V从电路右端输出，采用的芯片是AMS1117—3.3，为电路中需要3.3V电源电压的部分提供电压。其中Du2是肖特基二极管，其正向导通压降仅0.4V左右，多用作高频、低压、大电流整流二极管、续流二极管、保护二极管，用在这里可以保护电路，防止电源反接。电路中电容均为滤波之用，C45、C46、C49为高频滤波电容，C47为低频滤波电容。 接着将3.3V的电源电压从左端输入转化为1.2V从电路右端输出，采用的芯片是AMS1117—1.2，该电路同上边的电源部分原理基本相同该芯片输出电压可调，为电路中需要1.2V电源电压的部分提供电压。该电路同上边的部分原理基本相同。 电路的这两部分采用了AMS1117系列芯片(LDO线性稳压器)，电路中接有滤波电容，使整个电路设计非常合理输出非常稳定，可以分别担负起为电路提供稳定的3(3V、1(2V电压的的作用，保障了电路的正常工作。 之所以选用AMS1117调压芯片,是因为两个都是LDO,即低压差线性调整器。LDO线性稳压器适用于降压变换，具体效果与输入/输出电压比有关。从基本原理来说，LDO根据负载电阻的变化情况来调节自身的内电阻，从而保证稳压输出端的电压不变。其变换效率可以简单地看作输出与输入电压之比。如今很多厂商都有适合FPGA应用的低电 5 第 6 页 共 38 页 压、大电流LDO芯片。而且 LDO芯片所占面积仅为几个平方毫米，只要求外接输入和输出电容即可工作。由于采用线性调节原理，LDO本质上没有输出纹波。不过随着LDO的输入/输出电压差别增大或者输出电流增加，LDO的发热比也会按比例增大，所以，对散热控制方面要求很高。但为了保证供电源电压稳定不变，几乎所有的电子设备都采用稳压器供电。AMS1117系列有1.2、1.5、1.8、2.5、3.3V和可调电压输出，最大输出电流均为5A，非常适合于大电流负载应用。 2.2.2滤波电路设计 电源滤波的作用就是减少电源干扰,而电源干扰可以分为两类:普通模式和共通模式。普通模式是两组输入电源线之间的杂讯,这种杂讯通常是在关机和开机时产生。而共通模式是指因为器材接地不良,又或是广播无线电及冰箱马达电磁、日光节能灯镇流器、洗衣机、风扇可控硅调速等引发的干扰～我们常在直流电源电路中加一 RC 电路来抑制纹波，电源滤波器的作用就是抑制交流电源上的干扰。本开发板也对电源和各个模块进行了滤波，减少传导干扰、辐射干扰，使电源和器件的工作更加安全稳定。 常用的滤波电路有无源滤波和有源滤波两大类。有源滤波的主要形式是有源RC滤波，也被称作电子滤波器。无源滤波的主要形式有电容滤波、电感滤波和复式滤波(包括倒L型、LC滤波、LCπ型滤波和RCπ型滤波等)。因为形状很象字母π，所以叫π型滤波器。它是利用电感、电容和电阻的组合设计构成的电路，可滤除某一次或多次谐波，最普通易于采用的无源滤波器结构是将电感与电容串联，可对主要次谐波(3、5、7)构成低阻抗旁路;无源滤波器又称LC滤波器，单调谐滤波器、双调谐滤波器、高通滤波器都属于无源滤波器。 在本设计中，DC电源、FPGA和存储器件等都采用电容滤波电路。并且采用高成本的铝电解贴片电容作为滤波电容。采用电容并联的形式，增强了滤波的性能和效果。使电路的稳定性更加可靠。其滤波电路如下图所示: 图(4)电容滤波处理电路 电容器是一个储存电能的仓库。在电路中，当有电压加到电容器两端的时候，便对电容器充电，把电能储存在电容器中;当外加电压失去(或降低)之后，电容器将把储存的电能再放出来。充电的时候，电容器两端的电压逐渐升高，直到接近充电电压;放 6 第 7 页 共 38 页 电的时候，电容器两端的电压逐渐降低，直到完全消失。电容器的容量越大，负载电阻值越大，充电和放电所需要的时间越长。这种电容带两端电压不能突变的特性，正好可以用来承担滤波的任务。 电容并联一大一小是由于电容的非电容特性引起的。一般见到的大容量的电解电容都是铝电解电容，是由卷曲结构构成的，所以引入了不小的电感，并和其他特性一起导致了在高频情况的电容容量急剧降低电容损耗急剧增大等不利情况的出现。小电容对高频滤波效果要好很多，一般陶瓷电容滤高频，电解电容滤低频。因此搭配使用会对电源质量和可靠性有很大提高。电容滤波电路利用电容的充、放电作用，使输出电压趋于平滑。 RLC为放电时间常数，因为RL较大，放电时间常数远大于充电时间常数，因此，滤波效果取决于放电时间常数。电容C愈大，负载电阻RL愈大，滤波后输出电压愈平滑，并且其平均值愈大。显然，电容量越大，滤波效果越好，输出波形越趋于平滑，输出电压也越高。但是，电容量达到一定值以后，再加大电容量对提高滤波效果已无明显作用。通常应根据负载电用和输出电说的大小选择最佳电容量。 而FPGA开发板的锁相环部分采用π型滤波电路处理，同时每路独立的 PLL 分别有电容滤波。其电路原理图如下: 图(5)锁相π型滤波电路 FPGA芯片EP2C8Q208 提供8 路时钟供用户使用，板载50M有源晶振，可以根据需要进行 PLL(锁相环)定制，PLL用于振荡器中的反馈技术或者直接分频处理，其余 7路供用户在外部时钟输入的时候使用。锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振(VCXO)的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。由于相环用来统一整合时脉讯号,使内存能正确的存取资料。所以为了增加稳定 7 第 8 页 共 38 页 性，对时钟输入部分做了π型滤波处理，同时含有电阻缓冲。图(6)为对时钟输入部分进行π型滤波处理的原理图: 图(6)时钟π型滤波电路 如上分析，电源和PLL部分均是经过π型滤波处理的。把电容按在负载并联支路，把电感或电阻接在串联支路，可以组成复式滤波器，达到更佳的滤波效果口这种电路的形状很象字母π，所以叫π型滤波器。其中间利用电感对交流阻抗大而对直流用抗小的特点，可以用带铁芯的线圈做成滤波器。电磁滤波输出电压较低，相输出电压波动小，随负载变化也很小，适用于负载电流较大的场合。其滤波效能很高，几乎没有直流电压损失，适用于负载电流较大、要求纹波很小的场合。但是，这种滤波器由于电感体积和重量大(高频时可减小)，比较笨重，成本也较高，一般情况下使用得不多。这种复式滤波器结构简单，能兼起降压、限流作用，滤波效能也较高，是最后用的一种滤波器。上述两种复式滤波器，由于接有电容，带负载能力都较差。但本设计中对滤波器的负载能力要求不是很严格。 π型滤波电路是根据电抗性元件对交、直流阻抗的不同，由电容C及电感L所组成的滤波电路。因为电容器C对直流开路，对交流阻抗小，所以C并联在负载两端。当流过电感的电流变化时，电感线圈中产生的感生电动势将阻止电流的变化。而电感器L对直流阻抗小，对交流阻抗大，因此L应与负载串联。并联的电容器C在输入电压升高时，给电容器充电，可把部分能量存储在电容器中。而当输入电压降低时，电容两端电压以指数规律放电，就可以把存储的能量释放出来。经过滤波电路向负载放电，负载上得到的输出电压就比较平滑，起到了平波作用。其中的电感滤波，当输入电压增高时，与负载串联的电感L中的电流增加，因此电感L将存储部分磁场能量，当电流减小时，又将能量释放出来，使负载电流变得平滑，因此，电感L也有平波作用。利用储能元件电感器L的电流不能突变的特点，在整流电路的负载回路中串联一个电感，使输出电流波形较为平滑。因为电感对直流的阻抗小，交流的阻抗大，因此本设计中选用π型滤波能够得到较好的滤波效果而直流损失小。 8 第 9 页 共 38 页 2.2.3下载编程电路和配置 下载编程电路:下载调试配置接口为JTAG和ASP，此外配置管脚通过插针引出，分别为在线编程和烧写EPCS1芯片用。下面图(7)给出他们的具体电路连接方式: 图(7)JTAG和ASP接口电路 JTAG 是串行接口主要应用于:电路的边界扫描测试和可编程芯片的在系统编程。标准的JTAG接口是4线:TMS、TCK、TDI、TDO,分别为模式选择、时钟、数据输入和数据输出线。 相关JTAG引脚的定义为:TCK为测试时钟输入;TDI为测试数据输入，数据通过TDI引脚输入JTAG接口;TDO为测试数据输出，数据通过TDO引脚从JTAG接口输出;TMS为测试模式选择，TMS用来设置JTAG接口处于某种特定的测试模式;TRST为测试复位，输入引脚，低电平有效;GND接地。 这里设计选用的JTAG接口最初是用来对芯片进行测试的,基本原理是在器件内部定义一个TAP通过专用JTAG测试工具对进行内部节点进行测试。JTAG测试允许多个器件通过JTAG接口串联在一起,形成一个JTAG链,能实现对各个器件分别测试。现在，JTAG接口还常用于实现ISP在线编程，对FLASH等器件进行编程。JTAG编程方式是在线编程，传统生产流程中先对芯片进行预编程现再装到板上因此而改变，简化的流程为先固定器件到电路板上，再用JTAG编程,从而大大加快工程进度。JTAG接口可对FPGA芯片内部的所有部件进行编程。 ASP即主动串行配置(AS)、被动串行(PS)。芯片EPCS1 和EPCS4、EPCS16下载程序常用主动串行(AS)模式;Stratix 和Stratix GX测试时采用被动串行(PS)模式。使用到的引脚主要配置引脚如下: MSEL1、MSEL0:输入;接地。 nSTATUS:双向漏极开路;命令状态下器件的状态输出。加电后，FPGA立即驱动该引脚到低电位，然后在100ms内释放掉它，nSTATUS必须经过1.0k电阻上拉到Vcc，如果配置中发生错误，FPGA将其拉低。 9 第 10 页 共 38 页 nCONFIG:输入;配置控制输入。低电位使FPGA器件复位，在由低到高的跳变过程中启动配置。 CONF_DONE:双向漏极开路;状态输出。在配置期间，FPGA将其驱动为低。所有配置数据无误差接收后，FPGA将其置为三态，由于有上拉电阻，所以将变为高电平，表示配置成功。状态输入。输入高电位引导器件执行初始化过程并进入用户状态。CONF_DONE必须经过1.0k电阻上拉到Vcc，而且可以将外电路驱动为低以延时FPGA初始化过程。 DCLK:输入;为外部数据源提供时钟。 nCE:输入;FPGA器件使能输入，nCE为低时使能配置过程，而且为单片配置时，nCE必须始终为低。 nCEO:输出(专用于多片器件)FPGA配置完成后，输出为低。在多片级联配置时，驱动下一片的nCE端。 DATA0:输入;数据输入，在DATA0引脚上的一位配置数据。 在被动串行配置(PS)方式中，由ByteBlaster、FLEX下载电缆或微处理器产生一个由低到高的跳变送到nCONFIG引脚，然后微处理器或编程硬件将配置数据送到DATA0引脚，该数据锁存至CONF_DONE变为高电位，它是先将每字节的最低位LSB送到FLEX10K器件。CONF_DONE变为高电位后，DCLK必须多余的10个周期来初始化该器件，器件的初始化是由下载电缆自动执行的 电路配置: FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。这些配置数据通过外部控制电路或微处理器加载到FPGA内部的SRAM中，由于SRAM的易失性，每次上电时，都必须对FPGA进行重新配置，在不掉电的情况下，这些逻辑结构将会始终被保持，从而完成用户编程所要实现的功能。 在用户模式下，当nCONFIG引脚持续低电平40μs时，FPGA将进入复位状态。复位时，FPGA采样MSEL引脚的电平值，以确定采用的配置方式;同时，nSTATUS和CONF_DONE引脚由FPGA置为低电平，所有I/0引脚为三态且FPGA内部配置寄存器被清空。复位后，nCONFIG被外部上拉电阻拉高，进入配置阶段。 此时，nSTATUS被FPGA释放并由外部上拉电阻拉为高电平后进入配置状态。Cyclone芯片通过将nCSO输出的信号置低来使能串行配置芯片，nCS0引脚连接配置芯片的片选段(nCS)，用串行时钟(DCLK)和串行数据输出(ASDO)引脚来发送操作指令，或将地址信号读到串行配置芯片中。接着配置芯片将数据送到串行数据输出(DATA)引脚，DATA引脚连接Cyclone芯片的DATA0输入脚。配置数据在DCLK时钟的上升沿载入FPGA。当接收完所有的配置位后(CRC校验无误)，Cyclone芯片悬空CONF_DONE引脚，该引脚由外部10 kΩ电阻拉高;同时，停止驱动DCLK信号。当CONF_DONE到达一定的逻辑高电平后，初始化配置开始。 10 第 11 页 共 38 页 FPGA的配置方式分为主动式和被动式，数据宽度有8位并行方式和串行方式两种。在主动模式下，FPGA在上电后，自动将配置数据从相应的外存储器读入到SRAM中，实现内部结构映射;而在被动模式下，FPGA则作为从属器件，由相应的控制电路或微处理器提供配置所需的时序，实现配置数据的下载。 1. 配置引脚: FPGA的配置引脚可分为两类:专用配置引脚和非专用配置引脚。专用配置引脚只有在配置时起作用，而非专用配置引脚在配置完成后则可以作为普通的I/O口使用。 专用的配置引脚有:配置模式脚M2、M1、M0;配置时钟CCLK;配置逻辑异步复位PROG，启动控制DONE及边界扫描TDI，TDO，TMS，TCK。非专用配置引脚有Din，D0:D7，CS，WRITE，BUSY，INIT。 在不同的配置模式下，配置时钟CCLK可由FPGA内部产生，也可以由外部控制电路提供。 2. FPGA的配置模式: FPGA共有四种配置模式:从串模式(Slave Serial)，主串模式(MasterSerial)，从并模式(Slave Farallel/SelecMap)以及边界扫描模式(Boundary-Scan)。具体的配置模式由模式选择引脚M2、M1、M0决定。不同的配置模式对应不同的M2、M1、M0，配置时钟的方向以及相应的数据位宽。 从另外一个方面，FPGA器件又可分三类配置下载方式:主动配置方式(AS)和被动 )和最常用的(JTAG)配置方式。AS由FPGA器件引导配置操作过程，它控配置方式(PS 制着外部存储器和初始化过程，EPCS系列。如EPCS1,EPCS4配置器件专供AS模式，目前只支持 Cyclone系列。使用Altera串行配置器件来完成。Cyclone期间处于主动地位，配置期间处于从属地位。配置数据通过DATA0引脚送入 FPGA。配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。PS则由外部计算机或控制器控制配置过程。通过加强型配置器件(EPC16，EPC8，EPC4)等配置器件来完成，在PS配置期间，配置数据从外部储存部件，通过DATA0引脚送入FPGA。配置数据在DCLK上升沿锁存，1个时钟周期传送1位数据。 3. Cyclone II JTAG和 ASP 配置下载 在电脑上写好程序.pof文件直接通过JTAG写到FPGA SRAM里，掉电丢失。只有把.pof写到串行配置器件上，板子上电后串行配置器件EPCS4将程序自动写到FPGA中才不会丢失。 JTAG是直接烧到FPGA里面的,由于是SRAM,所以断电后要重烧;AS是烧到FPGA的配置芯片里保存的，每次上电就写到FPGA里;pof文件可以通过As方式下载(保证byteblasterII/usb blaster连接正确);sof文件(FPGA配置数据:是sof文件，将sof文件编程到Flash中，上电后FPGA可以从Flash中配置。sof文件是其他配置文件的基础，其他文件均可由sof文件转换得到。)或者转换的jic可以通过jtag方式下 11 第 12 页 共 38 页 载;这两种下载模式使用的接口外形是完全一样的，要注意区分。所以开发板要有下载调试(掉电丢失)以及下载程序到EPCS4中2个电路。 (1) ASP模式——下载程序到EPCS4，然后自动EPCS4到FPGA直接电脑——>EPCS4， 板子上电后 EPCS4——>FPGA(自动)。 实现电路: 图(8)ASP模式实现电路 AS,可对Altera的As串行配置芯片(EPCS系列)进行编程;PS,可对FPGA进行配置。FPGA的配置数据存储在内部SRAM单元中。由于SRAM掉电后数据会丢失，因此每次上电时必须重新将配置数据写入SRAM中。这个过程称为“FPGA的配置”。由此可见，FPGA的配置信息是存储在FPGA内部RAM当中的。可知在主动串行模式下，FPGA将配置数据从EPGS中读取，然后存入内部RAM中。 ASP配置模式支持StratixII和Cyclone系列的FPGA，通过配置MSEL[1:O]为1:0，选择主动配置模式(除JTAG模式不受MSEL控制外，其他配置方式均由MSEL决定)。AS配置模式使用串行配置器件(EPCS1,EPCS4,EPCSl6,EPCS64)。在ASP配置过程中，StratixlI和Cyclone系列的FPGA是主设备，串行配置器件为从设备。在AS配置模式下，FPGA通过DATA0接收配置数据，配置数据和DCLK是同步的。每个时钟周期传输1位配置数据。通过控制nCONFIG、nSTATUS、CONF_DONE来表示配置过程。串行配置芯片在DCLK上升沿时锁存输入信号和控制信号，在下降沿时输出配置数据。Cyclone芯片在DCLK下降沿时输出控制信号，并锁存配置数据。 12 第 13 页 共 38 页 一般在做FPGA实验板的时候,用AS+JTAG方式,这样可以用JTAG方式调试,而最后程序已经调试无误了后,再用 AS模式把程序烧到配置芯片里去,而且这样有一个明显的优点,就是在AS模式不能下载的时候,可以利用Quartus自带的工具生成JTAG模式下可以利用的jic文件来验证配置芯片是否已经损坏。 (2) JTAG模式 ——下载调试(掉电丢失) 直接 电脑——>FPGA 实现电路: 图(9)JTAG模式实现电路 JTAG配置方式是最常用的配置方式。JTAG接口是一个业界标准，主要用于芯片测试和配置等功能，使用IEEE Std 1149(1联合边界扫描接口引脚。JTAG最初用于芯片功能的测试，其工作原理是在器件内部定义一个测试访问端口(Test Access Port，TAP)，通过专用的JTAG测试工具对内部节点进行测试和调试。TAP是一个通用的端口，外部控制器通过TAP可以访问芯片提供的所有数据寄存器和指令寄存器。现在JTAG接口还常用于芯片的在线配置，对PLD、Flash等器件进行配置。为了完成系统的调试，任何原型系统都支持JTAG配置方式，因而JTAG配置也就成为最广泛支持的配置方式。不同厂商和不同型号的绝大部分FPGA芯片都支持JTAG配置方式。在Altera公司的FPGA芯片中，JTAG配置方式比其他任何一种配置方式的优先级都高。JTAG允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，实现对各个器件分别测试和配置。 硬件连接配置:因为有2个JTAG口，1个是JTAG模式调试，1个ASP模式下载程序(FPGA中下载叫配置)，所以要选用一条JTAG线 或 USB Blaster线。Altera器件的编程连接硬件包括:ByteBlaster并口下载电缆、ByteBlasterMV并口下载电缆、MasterBlaster串口,USB通信电缆、BitBlaster串口下载电缆。 本设计采用了USB Blaste下载电缆。 13 第 14 页 共 38 页 USB Blaster下载电缆性能特点: 1(支持2.5V、3.3V 和5.0V 应用系统 2(支持SignalTap II 嵌入式逻辑分析仪功能 3(支持ALTERA 公司全系列器件 4(支持三种下载模式(AS、PS和JTAG)，具有Verify 和 Blank check功能～ 5(支持与Nios II 嵌入式软核处理器的通信和在系统调试 6(速度快: 下载FPGA 配置程序是ByteblasterII 的6 倍。在一些速度要求高的应用场合下仍可使用SignalTap II 嵌入式逻辑分析仪进行实时分析。调试Nios II处理器时同样可以处理一些实时应用。 当使用ByteblasterII电缆调试SignalTap II嵌入式逻辑分析仪和Nios II嵌入式软核处理器时，如果数据交换的速率太快，都不可避免地出现死机。此时使用USB Blaster则可有效地避免死机现象发生。 7(使用方便: 只有要USB 口的计算机都能使用USB Blaster。不象ByteblasterII 那样要求计算机带有并口。目前许多笔记本电脑，甚至台式机都不再配备并口，此时ByteblasterII 将无法使用。 JTAG模式接口定义:?TCK ?GND ?TDO ?VCC ?TMS ?NC ?NC ?NC ?TDI ?GND ASP模式接口定义: ?DCLK ?GND ?CONF_DONE ?VCC ?nCONFIG ?nCE ?DATAOUT ?nCS ?ASDL ?GND 2.2.4存储器件 SDRAM存储器:同步动态随机存取存储器选用K4S641632H 其存储容量为64M bit。满足 NIOS 系统要求，通信引脚上采用了上拉电阻，保证可靠性，同时电源部分用电容做滤波处理。同步动态随机存取存储器，同步是指Memory工作需要同步时钟，内部的命令的发送与数据的传输都以它为基准;动态是指存储阵列需要不断的刷新来保证数据不丢失;随机是指数据不是线性依次存储，而是自由指定地址进行数据读写。这里用的SDRAM，管脚没有复用，也就是没有外部引出。 K4S641632H 使用的是JEDEC标准的3.3V电源，LVTTL兼容多路复用地址。所有输入取样于系统时钟上升沿。突发读取单比特写操作。具有自动和自刷新功能，刷新周期为64ms。K4S641632H是67,108,864 bits高数据速率同步动态随机存储器。K4S641632H用三星的高性能CMOS技术制作。利同步时钟设计，让精确的周期控制系统时钟的I / O的转换能在每个时钟周期内使用。它可用于一系列不同的工作频率，可编程的长度和可编程延迟允许相同的器件应用于不同的高带宽，高性能存储系统。 配置芯片:FPGA 的ASP以及JTAG接口电路配置芯片EPCS采用Altera公司的EPCS4，容量达到4 Mb，引脚较少，成本低，具有低功耗特性，低引脚数和非挥发 14 第 15 页 共 38 页 性记忆体，低电流在配置和接近零待机模式，支持3(3 V低电压操作。采用8引脚小外形集成电路( SOIC )封装;允许Nios器件通过主动串口直接访问闪存界面，不用Flash;重新可编程擦除超过10万次;编程支持与ByteBlasterTM下载电缆;编程支持与Altera的编程单元( APU )和一般BP微系统的编程硬件与Cyclone FPGA完全兼容，是Cyclone的专用配置器件，可以用ByteblasterII在线改写,电压为3.3V，而且在SOPC中有与之对应的CFI_FLASH核，便于硬件电路的设计。 EPCS1和 EPCS4 封装一样，NIOS开发板上没有采用 FLASH，因此对于EP2C8 采用了 EPCS4 作为配置芯片，这样，程序可以存储在配置芯片中，节省了Flash。 下图是EPCS4的封装引脚图: )EPCS4引脚图 图(10 2.2.5 LED指示模块 采用输出方式驱动 LED，高电平点亮，低电平熄灭。，上电之后，NIOS 开发板的左上角有四个LED，正常情况下LED应该闪烁。本设计用的四个发光二极管都是红色的。这四个发光二级管不仅仅能够指示电路板是否正常工作，而且能够用于程序的调试，来实现一些简单的功能。发光二极管的连接如图: 图(11)输出驱动LED 另外，电源也有一个指示发光二级管。拨动开关上电，电源指示灯闪亮。这样，可以更加简单明了的现实开发板是否加上电源或是否能够正常通电。在遇到问题时，就可以一目了然的看出是否是电源没有接好，而不用再拿万用表来测试 15 第 16 页 共 38 页 电源是否接入正常，可以去排查其他问题。用LED指示不仅美观，更为使用者提供的了很大的方便。 电源指示灯的连接如下图所示: 图(12)电源指示灯的连接 本开发板中一共有6个LED指示灯。上面已经介绍了5个。还有一个就是下载指示灯:JTAG和 ASP模式下载程序的时候，这个灯会亮，下载结束，自动熄灭。按下按键R_CON，从新配置FPGA，相当于复位，按下之后，指示灯亮，从配置芯片中读取程序，成功读取之后，程序开始正常运行，LED熄灭。具体的原理图连接入下图所示: 图(13)下载指示灯的连接 三极管8550的基极夜复位按键与FPAG的CONF_DONE端口连接。当下载程序时，CONF_DONE为高电平，三极管Q1导通，D3发光。按下按键开关R_CON，CONF_DONE接地,三极管Q1截止，D3没有电流经过。所以LED熄灭。 16 第 17 页 共 38 页 2.2.6复位模块 为配合NIOS开发，电路上设置了一个NIOS IDE 下软件复位的引脚，下面就是一个简单的复位电路: 图(14)复位电路 为确保FPGA系统中电路稳定可靠工作，复位电路是必不可少的一部分，复位电路的第一功能是上电复位。一般FPGA电路正常工作需要供电电源为3.3?5%V，由于FPGA电路是时序数字电路，它需要稳定的时钟信号，因此在电源上电时，只有当VCC超过或低于一定的电压以及晶体振荡器稳定工作时，复位信号才被撤除，FPGA电路开始正常工作。 2.2.7 系统时钟模块 EP2C8Q208 提供8 路时钟供用户使用，板载50M有源晶振，可以根据需要进行 PLL定制，或者直接分频处理，其余 7路引脚均引出供用户在外部时钟输入的时候使用。为了增加稳定性，对时钟输入部分做了π型滤波处理，同时含有电阻缓冲。此模块的电路如下: 图(15)时钟模块电路 17 第 18 页 共 38 页 无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将导致错误的行为，并且调试困难、花销很大。在设计PLD/FPGA时通常采用几种时钟类型。时钟可分为如下四种类型:全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上述四种时钟类型的任意组合。 1 全局时钟 全局时钟或同步时钟是最简单、可靠的时钟。在 FPGA设计中时钟的最好解决方案是:由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计中的每一个时序器件，只要有可能就应尽量在设计项目中采用全局时钟。FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。在器件中，这种全局时钟能提供最短的时钟延时(数据输入到数据到达输出的时间)。图(16)是全局时钟的一个实例。 图(16)全局时钟 2 门控时钟 在许多应用中，都采用外部的全局时钟是不实际的，通常要用阵列时钟构成门控时钟。门控时钟常常同微处理器接口有关，每当用组合函数钟控触发器时，通常都存在着门控时钟。FPGA具有乘积项逻辑阵列时钟(即时钟是由逻辑产生的)，允许任意函数单独地钟控各个触发器。然而，当你用阵列时钟时，应仔细地分析时钟函数，以避免毛刺。 通常用阵列时钟构成门控时钟。门控时钟常常同微处理器接口有关，用地址线去控制写脉冲。然而，每当用组合函数钟控触发器时，通常都存在着门控时钟。如果符合下述条件，门控时钟可以象全局时钟一样可靠地工作:(1)驱动时钟的逻辑必须只包含一个"与"门或"或"门;如果采用任何附加逻在某些工作状态下，会出现竞争产生的毛刺;(2)逻辑门的一个输入是实际的时钟，而该逻辑门的所有其它输入必须是地址或控制线，它们 18 第 19 页 共 38 页 约束时钟的建立和保持时间。当然也可以将门控时钟转换成全局时钟以改善设计项目的可靠性。 3 多时钟系统 许多应用要求在同一个 FPGA内采用多个时钟，比如两个异步微处理器之间的接口或微处理器和异步通信通道的接口。由于两个时钟信号之间要求一定的建立和保持时间，所以引进了附加的定时约束条件，将某些异步信号同步化。在许多系统中只将异步信号同步化是不够的，当系统中有两个或两个以上非同源时钟的时候，数据的建立和保持时间很难得到保证，最好的解决办法是将所有非同源时钟同步化。使用FPGA内部的锁相环(PLL)模块是一个很好的方法。如果不用PLL，当两个时钟的频率比是整数时，同步的方法比较简单;当两个时钟的频率比不为整数时，处理方法要复杂得多。这时需要使用带使能端的,触发器，并引入一个高频时钟来实现。 多时钟设计的最严重问题之一是用异步时钟将两级逻辑结合在一起。由于异步时钟会产生亚稳态，从而严重降低设计性能，或完全破坏设计所能实现的功能。在触发器的时序要求产生冲突时 (设置时间和保持时间)将产生亚稳态，触发器的最终输出是未知的，并使整个设计处于不确定状态。确切地说，如果设计中含有异步逻辑将有可能会产生亚稳态。在处置异步资源时必需非常小心。 4(多级逻辑时钟 当产生门控时钟的组合逻辑超过一级(即超过单个的“与”门或“或”门)时，证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象，但实际上仍然可能存在着危险。通常，我们不应该用多级组合逻辑去钟控PLD设计中的触发器。 5(行波时钟 另一种流行的时钟电路是采用行波时钟，即一个触发器的输出用作另一个触发器的时钟输入。如果仔细地设计，行波时钟可以象全局时钟一样地可靠工作。然而，行波时钟使得与电路有关的定时计算变得很复杂。行波时钟在行波链上各触发器的时钟之间产生较大的时间偏移，并且会超出最坏情况下的建立时间、保持时间和电路中时钟到输出的延时，使系统的实际速度下降。用计数翻转型触发器构成异步计数器时常采用行波时钟，一个触发器的输出钟控下一个触发器的输入，同步计数器通常是代替异步计数器的更好方案，这是因为两者需要同样多的宏单元而同步计数器有较快的时钟到输出的时间。几乎所有PLD开发软件都提供多种多样的同步计数器。 2.2.8接口模块 本设计中引出80个I/O端口，都是独立的I/O 不存在端口复用的问题，方便用户测试和扩展应用。独立 I/O个数 = 20*4 - GND – GND - 5v - 3.3v = 76个，这其中有3路时钟信号CLK1 CLK2 CLK3 这3个管脚只能做为输入，使用时需要注意，另外 19 第 20 页 共 38 页 的四路时钟采用 4个独立的接口引出，实际可用 I/O 为80个。图(17)为I/O接口的连接图: 图(17)FPGA接口连接 本设计的开发板，把EP2C8Q208C8的80多个引脚用排针引出，而不把这些管脚与某些器件固定连接，这样使开发板更加具有灵活应用性和扩展性。使用户更加方便的应用于更多功能的实现。比如使用者可以用它来跟接口板连接，从而用接口板上的显示器件实现各种应用的功能。 3 工程设计 对于FPGA电路的设计，首先要用软件在电脑上绘出它的原理图和PCB图。本次设计的原理图与PCB板仿真及封装数据采用的是一款多功能软件Protel99。基于EDA技术的仿真软件Protel99在模拟电路中有强大的仿真功有和模拟实现功能。 3.1 Protel99功能简述 [3]本次设计使用的是软件Protel99。Protel99是PROTEL公司推出的最新版本，应用于电路原理图设计、电路板设计等，它开创了桌面EDA的新纪元，它不仅在绘制原理图、PCB板布局布线等方面功能更加完善，而且为用户提供了功能强大，使用方便的电路仿真器，它可对所设计的电路原理图进行模拟、分析、验证，即时的反映所设计电路的性能。它基于Windows环境，功能强大，人机界面友好，能让人们在具有最完整的功能环境下，提升设计上的品质和效率。 20 第 21 页 共 38 页 它能基于Windows 98/2000/NT环境下的电路原理图辅助设计与绘制软件其功能模块包括电路原理图设计、印制电路图设计、电路信号仿真、可编程逻辑器件设计。 Protel99软件沿袭了PROTEL以前版本方便易学的特点，内部界面与PROTEL 99大体相同，新增加了一些功能模块，功能更加强大。 新增的层堆栈管理功能，可以设计32个信号层，16个地电层，16个机械层。新增的3D功能让您在加工印制版之前可以看到板的三维效果。增强的打印功能，可以轻松修改打印设置控制打印结果。 Protel99共分5个模块，分别是原理图设计、PCB设计(包含信号完整性分析)、自动布线器、原理图混合信号仿真、PLD设计。 Protel99作为一种电路图绘制工具,能够对所设计的电路在电脑上进行布线。它是电子设计者的首选软件，几乎所有的电子公司都要用到它。它包含了电原理图绘制、模拟电路与数字电路混合信号仿真、多层印制电路板设计(包含印制电路板自动布线)、可编程逻辑器件设计、图表生成、电子表格生成、支持宏操作等功能，同时还兼容一些其它设计软件的文件格式，如ORCAD，PSPICE，EXCEL等，其多层印制线路板的自动布线可实现高密度PCB的100,布通率。我们可以用它来完成FPGA开发板的电路设计。 3.2 电路原理图设计 应用Protel99建立sch文件，将上述的各个功能模块整理后，绘制到新建的Protel原理图文件中。具体的电路接口原理图见附录:。因为FPGA的管脚比较多，各模块之间的线路连接比较复杂。不容易用导线直接相连，而且连接出来的效果不好，将会非常凌乱复杂，可读性不高。由此，此次设计中原路图的连接主要使用网络节点来连接。这样不仅容易实现，方便连接，而且使复杂的原理图看起来更加简单明了。 通常的电路原理图设计流程包括以下6个步骤: (1)设置原理图设计环境;比如设置电路图纸尺寸以及版面，用户可以设置图纸的尺寸、方向、网格大小以及标题栏等。 (2)放置元件;用户根据实际电路的需要，从元器件库里取出所需元器件放置到工作平面上，并对元器件的位置进行调整、修改。 (3)原理图布线;将工作平面上的器件用有电气意义的导线、符号连接起来，构成一个完整的电路原理图。 (4)编辑和调整;为了保证原理图的美观和正确，就需要对元件位置进行重新调整。导线位置进行删除、移动、更改图形尺寸、属性及排列等。 (5)检查原理图;检查原理图保证电性能可靠性，选择Tools下面 的ERC，在"Rule Matrix"种选择要进行电气检查的项目，设置好各项后，在"Setup Ele ctrical Rlues Check"对话框上选择"OK"即可运行电气规则检查，检查结果将被显示到界面上。 21 第 22 页 共 38 页 (6)生成网络表。当我们设计好原理图,在进行了ERC电气规则检查正确无误后,就要生成网络表,为PCB布线 做准备。在正向设计中，原理图一般作为PCB设计的基础环节和前提，而网络表则是联系电路原理图设计与PCB设计的纽带。根据生成的网表，我们就可以进入下一步的PCB设计。 原理图的设计可以用一个流程图来表示: 图(18)原理图设计流程 3.3 PCB板图的设计 对PCB的布局和布线，是本设计中的难点之一。因为Altera公司的CycloneII系列的EP2C8Q208C8芯片有208个管脚，SDRAM也有54个管脚，加上复杂的外围电路和各个功能模块(一共有98个元件)，所构成的电路是相当复杂的。因此，对于PCB的布局和布线，则需要一定的经验和技巧。 3.3.1 PCB元件布局 不论是生产还是设计，首先都得先遵守其相应工程的基本规则。当然，PCB的布局也不例外。在考虑其基本原则的前提下，再进行各种修改设计。元件布局基本规则如下: 1. 按电路模块进行布局，实现同一功能的相关电路称为一个模块，电路模块中的元件 应采用就近集中原则，同时数字电路和模拟电路分开; 2.定位孔、标准孔等非安装孔周围1.27mm 内不得贴装元、器件，螺钉等安装孔周围3.5mm(对于M2.5)、4mm(对于M3)内不得贴装元器件; 22 第 23 页 共 38 页 3. 卧装电阻、电感(插件)、电解电容等元件的下方避免布过孔，以免波峰焊后过孔与 元件壳体短路; 4. 元器件的外侧距板边的距离为5mm; 5. 贴装元件焊盘的外侧与相邻插装元件的外侧距离大于2mm; 6. 金属壳体元器件和金属件(屏蔽盒等)不能与其它元器件相碰，不能紧贴印制线、 焊盘，其间距应大于2mm。定位孔、紧固件安装孔、椭圆孔及板中其它方孔外侧距板 边的尺寸大于3mm; 7. 发热元件不能紧邻导线和热敏元件;高热器件要均衡分布; 8. 电源插座要尽量布置在印制板的四周，电源插座与其相连的汇流条接线端应布置在 同侧。特别应注意不要把电源插座及其它焊接连接器布置在连接器之间，以利于这 些插座、连接器的焊接及电源线缆设计和扎线。电源插座及焊接连接器的布置间距 应考虑方便电源插头的插拔; 9. 其它元器件的布置:所有IC 元件单边对齐，有极性元件极性标示明确，同一印制板上极性标示不得多于两个方向，出现两个方向时，两个方向互相垂直; 10. 板面布线应疏密得当，当疏密差别太大时应以网状铜箔填充，网格大于8mil(或 0.2mm); 11. 贴片焊盘上不能有通孔，以免焊膏流失造成元件虚焊。重要信号线不准从插座脚间 穿过; . 贴片单边对齐，字符方向一致，封装方向一致; 12 13. 有极性的器件在以同一板上的极性标示方向尽量保持一致。 元器件放置的通常顺序:电路模块中的元件应采用就近集中原则，同时数字电路和模拟电路分开;放置与结构有紧密配合的固定位置的元器件，如主芯片，电源插座、指示灯、开关、连接件之类，这些器件放置好后用软件的LOCK功能将其锁定，使之以后不会被误移动(本设计中，先放置FPGA芯片、SDRAM以及FPGA的引出脚，以为一下紧密连接而且连线较多);放置线路上的特殊元件和大的元器件，如发热元件、变压器、IC等;放置小器件。尽量将去耦电容和滤波电容等放置在对应元件的周围。去耦电容和滤波电容的布置是改善电路板的电源质量，提高抗干扰能力的一项重要举措。实际上，印制电路板的走线、引脚连线和接线等都有可能带来较大的电感效应，电感的存在会在电源线上引起纹波和毛刺，而在电源和地之间放置一个0.1uF的去耦电容可以有效滤除高频纹波，如果电路板上使用的是贴片电容，可以使贴片电容紧靠着元件的电源引脚。对于一些电源转换芯片，或者是电源输入端，最好还布置一个10uF或者更大的电容，以进一步改善电源的质量。 高低压之间的隔离:在许多印制线路板上同时有高压电路和低压电路，高压电路部分的元器件与低压部分要分隔开放置，隔离距离与要承受的耐压有关，通常情况下在2000kV时板上要距离2mm，在此之上以比例算还要加大，例如若要承受3000V的耐压测 23 第 24 页 共 38 页 试，则高低压线路之间的距离应在3.5mm以上，许多情况下为避免爬电，还在印制线路板上的高低压之间开槽。 元器件离板边缘的距离:可能的话所有的元器件均放置在离板的边缘3mm以内或至少大于板厚，这是由于在大批量生产的流水线插件和进行波峰焊时，要提供给导轨槽使用，同时也为了防止由于外形加工引起边缘部分的缺损，如果印制线路板上元器件过多，不得已要超出3mm范围时，可以在板的边缘加上3mm的辅边，辅边开V形槽，在生产时用手掰断即可。 3.3.2 PCB的布线 在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的， 在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。PCB布线有单面布线、 双面布线及多层布线。布线的方式也有两种:自动布线及交互式布线，在自动布线之前， 可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行， 以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。走线的好坏将直接影响到整个系统的性能,要想画好一个线路板的PCB图，并且使其性能安全可靠，就得先了解布线的基本规则。兼顾安全美观，那就得掌握一定的技巧。下面是布线的一些基本规则: 1. 画定布线区域距PCB 板边?1mm 的区域内，以及安装孔周围1mm 内，禁止布线; 2. 电源线尽可能的宽，不应低于18mil;信号线宽不应低于12mil;cpu 入出线不应低 于10mil(或8mil);线间距不低于10mil; 3. 正常过孔不低于30mil; 4. 双列直插:焊盘60mil，孔径40mil;1/4W 电阻: 51*55mil(0805 表贴);直插时 焊盘62mil，孔径42mil;无极电容: 51*55mil(0805 表贴);直插时焊盘50mil， 孔径28mil; 5. 注意电源线与地线应尽可能呈放射状，以及信号线不能出现回环走线。 自动布线的布通率，依赖于良好的布局，布线规则可以预先设定， 包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经线，快速地把短线连通， 然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。 并试着重新再布线，以改进总体效果。本设计中，采用手动布线为主，自动布线为辅进行全局布线(先把一些主线手工布好，然后锁定，再利用自动布线辅助画其他线，接着又手工修改)。 印制导线的布设应尽可能的短，在高频回路中更应如此;印制导线的拐弯应成圆角，而直角或尖角在高频电路和布线密度高的情况下会影响电气性能;当两面板布线时，两面的导线宜相互垂直、斜交、或弯曲走线，避免相互平行，以减小寄生耦合作为电路的输入及输出用的印制导线应尽量避免相邻平行，以免发生回授，在这些导线之间最好加接地线。下面将针对实际布线中可能遇到的一些情况,分析其合理性,并给出一些比较优 24 第 25 页 共 38 页 化的走线策略。主要从直角走线,差分走线,蛇形线等三个方面来阐述。 1(直角走线 直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢,从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。 直角走线的对信号的影响就是主要体现在三个方面:一是拐角可以等效为传输线上的容性负载，减缓上升时间;二是阻抗不连续会造成信号的反射;三是直角尖端产生的EMI。 2(差分走线 对于PCB工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求，那就是“等长、等距”。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量;等距则主要是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。 3(蛇形线 蛇形线是Layout中经常使用的一类走线方式。其主要目的就是为了调节延时，满足系统时序设计要求。设计者首先要有这样的认识:蛇形线会破坏信号质量，改变传输延时，布线时要尽量避免使用。但实际设计中，为了保证信号有足够的保持时间，或者减小同组信号之间的时间偏移，往往不得不故意进行绕线。 导线的屏蔽与接地:即使在整个PCB板中的布线完成得都很好，但由于电源、 地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。所以对电、 地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。印制线路板上的大面积敷铜常用于两种作用，一种是散热，一种用于屏蔽来减小干扰，初学者设计印制线路板时常犯的一个错误是大面积敷铜上没有开窗口，而由于印制线路板板材的基板与铜箔间的粘合剂在浸焊或长时间受热时，会产生挥发性气体无法排除，热量不易散发，以致产生铜箔膨胀，脱落现象。因此在使用大面积敷铜时，应将其开窗口设计成网状。 设计规则检查(DRC):布线设计完成后，需认真检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合印制板生产工艺的需求，一般检查有如下几个方面:线与线，线与元件焊盘，线与贯通孔，元件焊盘与贯通孔，贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。电源线和地线的宽度是否合适，电源与地线之间是否紧耦合(低的波阻抗),在PCB中是否还有能让地线加宽的地方。对于关键的信号线是否采取了最佳措施，如长度最短，加保护线，输入线及输出线被明显地分开。模拟电路和数字电路部分，是否有各自独立的地线。后加在PCB中的图形(如图标、注标)是否会造成信号短路。对一些不理想的线形进行修改。在PCB上是否加有工艺线 25 第 26 页 共 38 页 阻焊是否符合生产工艺的要求，阻焊尺寸是否合适，字符标志是否压在器件焊盘上，以免影响电装质量。 根据上面的阐述，PCB的设计步骤可以总结成下面的流程图: 图(19)PCB板的设计流程 根据总体设计，采用PROTEL 99 SE 进行硬件电路的设计，在遵守布局和布线规则的前提下，保证电路的安全可靠，还要兼顾电路的美观。进行总体综合布局布线，最后生成的PCB板图如图(20): 图(20)电路PCB图 26 第 27 页 共 38 页 3.4 电路板的生产制造 制作成的PCB因为其线宽和线距都只有10mil，而且是双面板，布线复杂。因此需要到工厂里面去加工。下面是几种不同工艺的PCB流程简介: *单面板工艺流程 下料磨边?钻孔?外层图形?(全板镀金)?蚀刻?检验?丝印阻焊?(热风整平)?丝印字符?外形加工?测试?检验 *双面板喷锡板工艺流程 下料磨边?钻孔?沉铜加厚?外层图形?镀锡、蚀刻退锡?二次钻孔?检验?丝印阻焊?镀金插头?热风整平?丝印字符?外形加工?测试?检验 *双面板镀镍金工艺流程 下料磨边?钻孔?沉铜加厚?外层图形?镀镍、金去膜蚀刻?二次钻孔?检验?丝印阻焊?丝印字符?外形加工?测试?检验 *多层板喷锡板工艺流程 下料磨边?钻定位孔?内层图形?内层蚀刻?检验?黑化?层压?钻孔?沉铜加厚?外层图形?镀锡、蚀刻退锡?二次钻孔?检验?丝印阻焊?镀金插头?热风整平?丝印字符?外形加工?测试?检验 *多层板镀镍金工艺流程 下料磨边?钻定位孔?内层图形?内层蚀刻?检验?黑化?层压?钻孔?沉铜加厚?外层图形?去膜蚀刻?二次钻孔?丝印阻焊?丝印字符?外形加工?测试?检验 *多层板沉镍金板工艺流程 下料磨边?钻定位孔?内层图形?内层蚀刻?检验?黑化?层压?钻孔?沉铜加厚?外层图形?镀锡、蚀刻退锡?二次钻孔?检验?丝印阻焊?化学沉镍金?丝印字符?外形加工?测试?检验 4 电路元器件清单以及说明 (1)FPGA芯片EP2C8Q208C8和其配置芯片EPCS4(各1个) (2)SDRAM: K4S641632H(1个) (3)贴片电阻:1kΩ(9个)、10kΩ(9个)330Ω(2个)22Ω(1个) (4)贴片电容:0.01uF(35个)10uF电解电容(7个)100uF(2个) (5)20脚导线插排(4个) (6)1117-3.3、1117-1.2调压块(各1个) (7)50MHz的晶振(1个) (8)三极管8550(1个) (9)按键开关(2个) (10)拨动开关(1个) 27 第 28 页 共 38 页 (11)肖特基二极管(1个) (12)发光二极管LED(6个) (13)USB和DC插口(各1个) (14)焊锡(1米) 5 开发板的测试 生产好电路板，然后焊接电装好后，接着就是对该开发板的测试。本次毕业设计的主要任务就是:基于Altera 公司的Cyclone_II FPGA设计一款开发板，能下载程序，并实现一定功能以验证设计是否成功。 拿到开发板之后，接通电源，拨动开关给开发板上电，上电之后，NIOS 开发板的左上角有四个LED，正常情况下LED应该点亮(如工之前烧录了一个测试程序在EPCS内，则四个LED应该闪烁，开发板右上角LED下面是EPCS1配置芯片，为1Mb容量，足以满足系统开发的要求)，电源指示灯和下载指示灯闪亮。这样证明电路是导通的，电源正常。为验证本毕设所做的开发板能够下载程序，并且能够运行，证明该开发板是成功的，接下来的是下载测试(开发板有下载调试(掉电丢失)以及下载程序到配置芯片EPCS中2个电路)。 JTAG口下载调试:用USB-blaster数据线将电脑与开发板的JTAG口连接起来(注意连接的正确)，然后接上DC5V电源，打开拨动开关，接通电源。在电脑上打开Quartus ，并将已经写好并编译的程序生成的.sof直接通过JTAG写到FPGA SRAM里(FPGA配置数据:是sof文件，将sof文件编程到Flash中，上电后FPGA可以从Flash中配置。sof文件是其他配置文件的基础，其他文件均可由sof文件转换得到)。比如我们可以下载一个LED灯测试的小程序。程序下载成功后，左上角的四个LED指示灯闪烁。 ASP口下载调试:与上面JTAG接口调试的步骤一样，先用USB-blaster数据线将电脑于开发板连接，然后接通电源。打开Quartus，将已经在电脑里写好的程序.pof文件下载到串行配置器件EPCS上。接上ASP，往配置芯片中下载程序的时候，下载指示灯亮，成功下载后，灯灭，拔掉下载线，重新上电，程序开始运行。(ASP是烧到FPGA的配置芯片里保存的，每次板子上电后串行配置器件EPCS将程序自动写到FPGA中)。或者按R_CON按键，可以从新配置 FPGA，相当于复位，按下之后，指示灯亮，从配置芯片中读取程序，成功读取之后，程序开始正常运行，LED指示熄灭。同样，ASP测试也可以用上面的LED灯测试小程序测试。该程序见附录。 经过上面的基本测试之后，可以验证核心板没有任何问题。完成了毕业设计的主要任务。该开发板可以用于FPGA和NIOS的学习。有了该开发板，使用者就可以用它与FPGA接口板相连，从而实现更多的功能，更加方便的学习FPGA知识。 28 第 29 页 共 38 页 附 录 附图1:电路原理图(1) 附图2:电路原理图(2) 29 第 30 页 共 38 页 附图3:电路原理图(3) 附图4:电路原理图(4) 30 第 31 页 共 38 页 附图5:电路原理图(5) 附图6:电路原理图(6) 31 第 32 页 共 38 页 附图7:电路原理图(7) 32 第 33 页 共 38 页 附图8:电路原理图(8) 33 第 34 页 共 38 页 附图9:电路PCB图 34 第 35 页 共 38 页 测试参考程序: module div( clk,leda ); input clk; output [5:0]leda; reg [5:0]leda; parameter MAX = 6_000_000; integer count; always @(posedge clk) begin if( count == MAX ) begin count <= 0; leda <= ~leda; end else count <= count + 1'b1; end endmodule 35 第 36 页 共 38 页 第十三章:干燥 通过本章的学习，应熟练掌握表示湿空气性质的参数，正确应用空气的H–I图确定空气的状态点及其性质参数;熟练应用物料衡算及热量衡算解决干燥过程中的计算问题;了解干燥过程的平衡关系和速率特征及干燥时间的计算;了解干燥器的类型及强化干燥操作的基本方法。 二、本章思考题 1、工业上常用的去湿方法有哪几种, 态参数, 11、当湿空气的总压变化时，湿空气H–I图上的各线将如何变化? 在t、H相同的条件下，提高压力对干燥操作是否有利? 为什么? 12、作为干燥介质的湿空气为什么要先经预热后再送入干燥器, 13、采用一定湿度的热空气干燥湿物料，被除去的水分是结合水还是非结合水,为什么, 14、干燥过程分哪几种阶段,它们有什么特征, 15、什么叫临界含水量和平衡含水量, 16、干燥时间包括几个部分,怎样计算, 17、干燥哪一类物料用部分废气循环,废气的作用是什么, 18、影响干燥操作的主要因素是什么,调节、控制时应注意哪些问题, 三、 例题 求函数的导数例题eva经济增加值例题计算双重否定句的例题20道及答案立体几何例题及答案解析切平面方程例题 2o例题13-1:已知湿空气的总压为101.3kN/m ,相对湿度为50%，干球温度为20 C。试用I-H图求解: (a)水蒸汽分压p; (b)湿度,; 36 第 37 页 共 38 页 (c)热焓，; (d)露点t ; d (e)湿球温度tw ; o(f)如将含500kg/h干空气的湿空气预热至117C，求所需热量,。 解 : 2o由已知条件:,,101.3kN/m，Ψ,50%，t=20 C在I-H图上定出湿空气00 的状态点,点。 (a)水蒸汽分压p 过预热器气所获得的热量为 每小时含500kg干空气的湿空气通过预热所获得的热量为 例题13-2:在一连续干燥器中干燥盐类结晶，每小时处理湿物料为1000kg，经干燥后物料的含水量由40%减至5%(均为湿基)，以热空气为干燥介质，初始 -1-1湿度H为0.009kg水•kg绝干气，离开干燥器时湿度H为0.039kg水•kg绝干12气，假定干燥过程中无物料损失，试求: -1(1) 水分蒸发是q (kg水•h); m,W -1(2) 空气消耗q(kg绝干气•h); m,L -1原湿空气消耗量q(kg原空气•h); m,L’ 37 第 38 页 共 38 页 -1(3)干燥产品量q(kg•h)。 m,G2解: q=1000kg/h, w=40?, w=5% mG112H=0.009, H=0.039 12 q=q(1-w)=1000(1-0.4)=600kg/h mGCmG11 x=0.4/0.6=0.67, x=5/95=0.053 12 ?q=q(x-x)=600(0.67-0.053)=368.6kg/h mwmGC12 ?q(H-H)=q mL21mw q368.6mw q,,,12286.7mLH,H0.039,0.00921 q=q(1+H)=12286.7(1+0.009)=12397.3kg/h mL’mL1 ?q=q(1-w) mGCmG22 q600mGC?q,,,631.6kg/h mG21,w1,0.052 38 ---------------------------------------------------------------精品范文 ------------------------------------------------------------- 精品范文 39 / 43 ---------------------------------------------------------------精品范文 ------------------------------------------------------------- 精品范文，，， 40 / 43