ARM教学系统嵌入式硬件平台设计

*提纲13245硬件系统的调试第七章嵌入式硬件平台设计系统的硬件选型及电路设计嵌入式系统体系结构设计S3C44B0X概述印刷电路板的设计*嵌入式系统的软硬件框架嵌入式系统体系结构设计串口、并口、USB、以太网等LED、LCD、触摸屏、鼠标、键盘等Linux、uCLinux、uC/OS-II等*嵌入式系统的开发步骤嵌入式系统体系结构设计*嵌入式系统的开发步骤系统需求 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 ：确定设计任务和目标，并提炼出设计规格说明书，作为正式设计指导和验收的 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 。系统的需求一般分功能性需求和非功能性需求两方面。功能性需求是系统的基本功能，如输入输出信号、操作方式等；非功能需求包括系统性能、成本、功耗、体积、重量等因素。嵌入式系统体系结构设计体系结构设计：描述系统如何实现所述的功能和非功能需求，包括对硬件、软件和执行装置的功能划分以及系统的软件、硬件选型等。一个好的体系结构是设计成功与否的关键。*嵌入式系统的开发步骤嵌入式系统体系结构设计硬件/软件协同设计：基于体系结构，对系统的软件、硬件进行详细设计。为了缩短产品开发周期，设计往往是并行的。系统集成：把系统的软件、硬件和执行装置集成在一起，进行调试，发现并改进单元设计过程中的错误。系统测试：对设计好的系统进行测试，看其是否满足规格说明书中给定的功能要求。*JX44B0教学系统的硬件组成嵌入式系统体系结构设计本章将以武汉创维特公司生产的JX44B0教学系统为原型，详细分析系统的硬件设计步骤、实现细节以及调试技巧等。*S3C44B0X内部结构图S3C44B0X概述*S3C44B0X片上资源S3C44B0X概述ARM7TDMI核、工作频率66MHz；8KBCache，外部存储器控制器；LCD控制器；4个DMA通道；2通道UART、1个多主I2C总线控制器、1个I2S总线(音频总线)控制器；5通道PWM定时器及一个内部定时器；71个通用I/O口；8个外部中断源；8通道10位ADC；实时时钟等。*S3C44B0X特性S3C44B0X概述内核:2.5VI/O:3.0V到3.6V最高为66MHz封装：160LQFP/160FBGA*S3C44B0X的引脚分布图S3C44B0X概述*S3C44B0X的引脚信号描述－总线控制信号S3C44B0X概述*S3C44B0X的引脚信号描述—DRAM/SDRAMSynchronous同步/SRAMS3C44B0X概述*S3C44B0X的引脚信号描述－LCD控制信号S3C44B0X概述*S3C44B0X的引脚信号描述－TIMER/PWM控制信号S3C44B0X概述*S3C44B0X的引脚信号描述－中断控制信号S3C44B0X概述*S3C44B0X的引脚信号描述－DMA控制信号S3C44B0X概述*S3C44B0X的引脚信号描述－UART(UniversalAsynchronous异步Receiver/Transmitter)控制信号S3C44B0X概述*S3C44B0X的引脚信号描述－IIC-BUS控制信号S3C44B0X概述*S3C44B0X的引脚信号描述－IIS-BUS控制信号S3C44B0X概述*S3C44B0X的引脚信号描述－SIO控制信号S3C44B0X概述*S3C44B0X的引脚信号描述－ADCS3C44B0X概述*S3C44B0X的引脚信号描述－GPIOS3C44B0X概述*S3C44B0X的引脚信号描述－复位和时钟信号S3C44B0X概述*S3C44B0X的引脚信号描述－JTAG测试逻辑S3C44B0X概述*S3C44B0X的引脚信号描述－电源S3C44B0X概述*S3C44B0X的存储器映射S3C44B0X概述SROM为ROM或SRAM特殊功能寄存器*S3C44B0X芯片及引脚分析系统的硬件选型及电路设计S3C44B0X共有160只引脚具有大量的电源和接地引脚，以及地址总线、数据总线和通用I/O口，以及其他的专用模块如UART、IIC等接口在硬件系统的设计中，应当注意芯片引脚的类型，S3C44B0X的引脚主要分为三类，即：输入（I）、输出（O）、输入/输出（I/O）输出类型的引脚主要用于S3C44B0X对外设的控制或通信，由S3C44B0X主动发出，这些引脚的连接不会对S3C44B0X自身的运行有太大的影响输入/输出类型的引脚主要是S3C44B0X与外设的双向数据传输通道*电源电路设计－DC-DC转换芯片系统的硬件选型及电路设计有很多DC-DC转换器可完成到3.3V的转换，如LinearTechnology的LT108X系列。常见的型号和对应的电流输出如下：LT10837.5ALT10845ALT10853ALT10861.5A有很多DC-DC转换器可完成到2.5V的转换，常用的如LinearTechnology的LT1761。*电源电路设计－3.3V系统的硬件选型及电路设计需要使用3.3V的直流稳压电源，系统电源电路如下图所示：DC7.5V2A直流电源整流、定向拨动开关DC-DC转换芯片LT1086滤波电路*电源电路设计－2.5V系统的硬件选型及电路设计需要使用2.5V的直流稳压电源，系统电源电路如下图所示：滤波电路DC3.3V*晶振电路设计系统的硬件选型及电路设计晶振电路用于向CPU及其他电路提供工作时钟。在该系统中，S3C44B0X使用无源晶振，晶振的接法如下图所示：系统时钟PLL的滤波电容(700pF左右)系统时钟晶体电路的输入信号系统时钟晶体电路的输出信号*晶振电路设计系统的硬件选型及电路设计根据S3C44B0X的最高工作频率以及PLL电路的工作方式，选择10MHz的无源晶振，10MHz的晶振频率经过S3C44B0X片内的PLL电路倍频后，最高可以达到66MHz。片内的PLL电路兼有频率放大和信号提纯的功能，因此，系统可以以较低的外部时钟信号获得较高的工作频率，以降低因高速开关时钟所造成的高频噪声。*复位电路设计系统的硬件选型及电路设计采用IMP706看门狗芯片低电平复位JP2短接后，必须定时（<1.6S）喂狗，否则将引起系统复位在规定时间内没有喂狗，将输出低电平复位及看门狗功能是否有效，如果短接则有效复位按键，JP2短接时才有效*JTAG接口电路设计－接口简介系统的硬件选型及电路设计JTAG(JointTestActionGroup，联合测试行动小组)是一种国际标准测试协议，主要用于芯片内部测试及对系统进行仿真、调试。JTAG技术是一种嵌入式调试技术，它在芯片内部封装了专门的测试电路TAP（TestAccessPort，测试访问口），通过专用的JTAG测试工具对内部节点进行测试。目前大多数比较复杂的器件都支持JTAG协议，如ARM、DSP、FPGA器件等。标准的JTAG接口是4线：TMS、TCK、TDI、TDO，分别为测试模式选择、测试时钟、测试数据输入和测试数据输出。JTAG测试允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，能实现对各个器件分别测试。JTAG接口还常用于实现ISP（In-SystemProgrammable在系统编程）功能，如对FLASH器件进行编程等。通过JTAG接口，可对芯片内部的所有部件进行访问，因而是开发调试嵌入式系统的一种简洁高效的手段。目前JTAG接口的连接有两种标准，即14针接口和20针接口。*JTAG接口电路设计－14针接口及定义系统的硬件选型及电路设计*JTAG接口电路设计－20针接口及定义系统的硬件选型及电路设计*JTAG接口电路设计－接口电路系统的硬件选型及电路设计必须接上拉14针接口*S3C44B0X最小系统系统的硬件选型及电路设计S3C44B0X+电源电路+晶振电路+复位电路+JTAG接口电路可构成真正意义上的最小系统程序可运行于S3C44B0X内部的8KBRAM(Cache)中程序大小有限，掉电后无法保存，只能通过JTAG接口调试程序*SDRAM接口电路设计－SDRAM简介系统的硬件选型及电路设计与Flash存储器相比较，SDRAM不具有掉电保持数据的特性，但其存取速度大大高于Flash存储器，且具有读/写的属性，因此，SDRAM在系统中主要用作程序的运行空间，数据及堆栈区。当系统启动时，CPU首先从复位地址0x0处读取启动代码，在完成系统的初始化后，程序代码一般应调入SDRAM中运行，以提高系统的运行速度，同时，系统及用户堆栈、运行数据也都放在SDRAM中。SDRAM具有单位空间存储容量大和价格便宜的优点，已广泛应用在各种嵌入式系统中。SDRAM的存储单元可以理解为一个电容，总是倾向于放电，为避免数据丢失，必须定时刷新（充电）。因此，要在系统中使用SDRAM，就要求微处理器具有刷新控制逻辑，或在系统中另外加入刷新控制逻辑电路。S3C44B0X在片内具有独立的SDRAM刷新控制逻辑，可方便地与SDRAM接口。*SDRAM接口电路设计－SDRAM选型系统的硬件选型及电路设计目前常用的SDRAM为8位/16位的数据宽度，工作电压一般为3.3V。主要的生产厂商为Hyundai、Winbond等。他们生产的同型器件一般具有相同的电气特性和封装形式，可通用。本系统中使用Winbond的W986416DH。W986416DH存储容量为4组×16M位（8M字节），工作电压为3.3V，常见封装为54脚TSOP，兼容LVTTL接口，支持自动刷新（Auto-Refresh）和自刷新（Self-Refresh），16位数据宽度。*SDRAM接口电路设计－W986416DH引脚分布系统的硬件选型及电路设计*SDRAM接口电路设计－W986416DH引脚信号描述系统的硬件选型及电路设计*SDRAM接口电路设计－SDRAM接口电路系统的硬件选型及电路设计*SDRAM接口电路设计－电路说明系统的硬件选型及电路设计一片W986416DH构建16位的SDRAM存储器系统,将其配置到Bank6，即将S3C44B0X的nGCS6接至W986416DH的/CS端。此时SDRAM地址为0x0c000000-0x0c7fffff。W986416DH的CLK端接S3C44B0X的SCLK端；W986416DH的CKE端接S3C44B0X的SCKE端；W986416DH的/RAS、/CAS、/WE端分别接S3C44B0X的nSDRAS端、nSDCAS端、nSDWE端；W986416DH的A12～A0接S3C44B0X的地址总线ADDR<13>～ADDR<1>；W986416DH的BA1、BA0接S3C44B0X的地址总线ADDR<22>、ADDR<21>；W986416DH的数据总线接S3C44B0X的数据总线的低16位XDATA<15>～XDATA<0>；*FLASH接口电路设计－FLASH简介系统的硬件选型及电路设计Flash存储器是一种可在系统（In-System）进行电擦写，掉电后信息不丢失的存储器。它具有低功耗、大容量、擦写速度快、可整片或分扇区在系统编程（烧写）、擦除等特点，并且可由内部嵌入的算法完成对芯片的操作，因而在各种嵌入式系统中得到了广泛的应用。作为一种非易失性存储器，Flash在系统中通常用于存放程序代码、常量表以及一些在系统掉电后需要保存的用户数据等。*FLASH接口电路设计－FLASH选型系统的硬件选型及电路设计常用的Flash为8位或16位的数据宽度，编程电压为单3.3V。主要的生产厂商为Intel、Atmel、Amd、Hyundai等。本系统中使用Intel的TE28F320B。TE28F320B存储容量为32M位（4M字节），工作电压为2.7V～3.6V，采用48脚TSOP封装或48脚FBGA封装，16位数据宽度。TE28F320B仅需单3V电压即可完成在系统的编程与擦除操作，通过对其内部的命令寄存器写入标准的命令序列，可对Flash进行编程（烧写）、整片擦除、按扇区擦除以及其他操作。*FLASH接口电路设计－TE28F320B引脚分布系统的硬件选型及电路设计*FLASH接口电路设计－TE28F320B引脚信号描述系统的硬件选型及电路设计*FLASH接口电路设计－FLASH接口电路系统的硬件选型及电路设计*FLASH接口电路设计－电路说明系统的硬件选型及电路设计地址总线[A20～A0]与S3C44B0的地址总线[ADDR20～ADDR0]相连；16位数据总线[DQ15~DQ0]与S3C44B0的低16位数据总线[XDATA15~XDATA0]相连。注意此时应将S3C4510B的OM[1:0]置为‘01’，选择Bank0为16位工作方式。一片TE28F320B构建16位的FLASH存储器系统，将其配置到Bank0，即将S3C44B0X的nGCS0接至两片TE28F320B的CE端。此时FLASH地址为0x00000000-0x003fffff。*S3C44B0X扩展系统系统的硬件选型及电路设计S3C44B0X最小系统+SDRAM+FLASH电路可构成一个完全的嵌入式系统可运行于SDRAM中的程序，也可以运行FLASH中的程序程序大小可以很大，如果将程序保存到FLASH中，掉电后不会丢失，因此，既可以通过JTAG接口调试程序，也可以将程序烧写到FLASH，然后运行FLASH中的程序在此基础上加入必要的接口及其他电路，就构成了具体的S3C44B0X应用系统*串口接口电路设计－串口简介系统的硬件选型及电路设计几乎所有的微控制器、PC都提供串行接口，使用电子工业协会（EIA）推荐的RS-232-C标准，这是一种很常用的串行数据传输总线标准。早期它被应用于计算机和终端通过电话线和MODEM进行远距离的数据传输，随着微型计算机和微控制器的发展，不仅远距离，近距离也采用该通信方式。在近距离通信系统中，不再使用电话线和MODEM，而直接进行端到端的连接。RS-232-C标准采用的接口是9芯或25芯的D型插头，以常用的9芯D型插头为例，各引脚定义下所示：*串口接口电路设计－串口芯片选型系统的硬件选型及电路设计要完成最基本的串行通信功能，实际上只需要RXD、TXD和GND即可，但由于RS-232-C标准所定义的高、低电平信号与S3C44B0X系统的TTL电路所定义的高、低电平信号完全不同。TTL的标准逻辑“1”对应2V～3.3V电平，标准逻辑“0”对应0V～0.4V电平，而RS-232-C标准采用负逻辑方式，标准逻辑“1”对应-5V～-15V电平，标准逻辑“0”对应+5V～+15V电平，显然，两者间要进行通信必须经过信号电平的转换。目前常使用的电平转换电路为Sipex公司的SP3232E。*串口接口电路设计－SP3232E引脚分布系统的硬件选型及电路设计*串口接口电路设计－串口接口电路系统的硬件选型及电路设计RS232电平TTL电平*IIC接口电路设计－IIC简介系统的硬件选型及电路设计IIC总线是一种用于IC器件之间连接的二线制总线。它通过SDA（串行数据线）及SCL（串行时钟线）两线在连接到总线上的器件之间传送信息，并根据地址识别每个器件：不管是微控制器、存储器、LCD驱动器还是键盘接口。带有IIC总线接口的器件可十分方便地用来将一个或多个微控制器及外围器件构成系统。尽管这种总线结构没有并行总线那样大的吞吐能力，但由于连接线和连接引脚少，因此其构成的系统价格低，器件间总线简单，结构紧凑，而且在总线上增加器件不影响系统的正常工作，系统修改和可扩展性好。即使有不同时钟速度的器件连接到总线上，也能很方便地确定总线的时钟，因此在嵌入式系统中得到了广泛的应用。S3C44B0X内含一个IIC总线主控器，可方便地与各种带有IIC接口的器件相连。在本实验系统中，外扩一片KS24C08作为IIC存储器。KS24C08提供1K字节的E2PROM存储空间，可用于存放少量在系统掉电时需要保存的数据。*IIC接口电路设计－IIC接口电路系统的硬件选型及电路设计*印刷电路板设计注意事项印刷电路板的设计S3C44B0X的片内工作频率为60MHz，因此，在印刷电路板的设计过程中，应该遵循一些高频电路的设计基本原则，否则会使系统工作不稳定甚至不能正常工作。印刷电路板的设计人员应注意以下几个方面：注意电源的质量与分配。同类型信号线应该成组、平行分布。*电源质量与分配印刷电路板的设计电源滤波为提高系统的电源质量，消除低频噪声对系统的影响，一般应在电源进入印刷电路板的位置和靠近各器件的电源引脚处加上滤波器，以消除电源的噪声，常用的方法是在这些位置加上几十到几百微法的电容。同时，在系统中除了要注意低频噪声的影响，还要注意元器件工作时产生的高频噪声，一般的方法是在器件的电源和地之间加上0.1uF左右地电容，可以很好地滤出高频噪声的影响。*电源质量与分配印刷电路板的设计电源分配实际的 工程 路基工程安全技术交底工程项目施工成本控制工程量增项单年度零星工程技术标正投影法基本原理 应用和理论都证实，电源的分配对系统的稳定性有很大的影响，因此，在设计印刷电路板时，要注意电源的分配问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 。在印刷电路板上，电源的供给一般采用电源总线（双面板）或电源层（多层板）的方式。电源总线由两条或多条较宽的线组成，由于受到电路板面积的限制，一般不可能布得过宽，因此存在较大的直流电阻，但在双面板得设计中也只好采用这种方式了，只是在布线的过程中，应尽量注意这个问题。在多层板的设计中，一般使用电源层的方式给系统供电。该方式专门拿出一层作为电源层而不再在其上布信号线。由于电源层遍及电路板的全面积，因此直流电阻非常的小，采用这种方式可有效的降低噪声，提高系统的稳定性。*同类型信号线的分布印刷电路板的设计在各种微处理器的输入输出信号中，总有相当一部分是相同类型的，例如数据线、地址线。对这些相同类型的信号线应该成组、平行分布，同时注意它们之间的长短差异不要太大，采用这种布线方式，不但可以减少干扰，增加系统的稳定性，还可以使布线变得简单，印刷电路板的外观更美观。*硬件调试硬件系统的调试尽可能的从简单到复杂，一个单元一个单元地焊接调试，以便在调试过程中遇到困难时缩小故障范围，在调试过程中，应先确定电路没有短路，才能通电调试。先从最小系统调试：S3C44B0X+电源电路+晶振电路+复位电路+JTAG接口然后加上SDRAM，再加上FLASH，然后再加上其它接口芯片在工作时有一定的发热是正常的，但如果有芯片特别发烫，则一定有故障存在，需断电检查确认无误后方可继续通电调试。*电源、晶振及复位电路调试硬件系统的调试调试电源电路之前，尽量少接器件，通电之前检查有无短路现象用示波器观测，晶振的输出应为10MHz复位电路的nRESET端在未按按钮时输出应为高电平（3.3V），按下按钮后变为低电平，按钮松开后应恢复到高电平*JTAG接口电路调试硬件系统的调试调试JTAG接口电路之前，应该保证晶振已经起振 检测 工程第三方检测合同工程防雷检测合同植筋拉拔检测方案传感器技术课后答案检测机构通用要求培训 JTAG接口的TMS、TCK、TDI、TDO信号是否已与S3C4510B的对应引脚相连连接调试器，看是否能够连接上，如果连接不上，检查TMS、TCK、TDI、TDO等信号是否正常正常工作时，TRST应该为高电平，如果连接不上调试器，需要检查该信号