多功能数字钟的课程设计报告

EDA技术课程设计多功能数字钟学院：城市学院专业、班级：姓名：指导老师：2015年12月目录1、设计任务与要求…………………………………………22、总体框图…………………………………………………23、选择器件…………………………………………………24、功能模块…………………………………………………3（1）时钟记数模块…………………………………………3（2）整点报时驱动信号产生模块…………………………6（3）八段共阴扫描数码管的片选驱动信号输出模块……7（4）驱动八段字形译码输出模块…………………………8（5）高3位数和低4位数并置输出模块…………………95、总体设计电路图…………………………………………10（1）仿真图…………………………………………………10（2）电路图…………………………………………………106、设计心得体会……………………………………………11一、设计任务与要求1、具有时、分、秒记数显示功能，以24小时循环计时。2、要求数字钟具有清零、调节小时、分钟功能。3、具有整点报时，整点报时的同时输出喇叭有音乐响起。二、总体框图多功能数字钟总体框图如下图所示。它由时钟记数模块（包括hour、minute、second三个小模块）、驱动8位八段共阴扫描数码管的片选驱动信号输出模块（seltime）、驱动八段字形译码输出模块（deled）、整点报时驱动信号产生模块（alart）。系统总体框图选择器件 网络线若干、共阴八段数码管4个、蜂鸣器、hour(24进制记数器)、minute(60进制记数器)、second(60进制记数器)、alert(整点报时驱动信号产生模块)、seltime(驱动4位八段共阴扫描数码管的片选驱动信号输出模块)、deled(驱动八段字形译码输出模块)。四、功能模块多功能数字钟中的时钟记数模块、驱动8位八段共阴扫描数码管的片选驱动信号输出模块、驱动八段字形译码输出模块、整点报时驱动信号产生模块。(1)时钟记数模块：<1.1>该模块的功能是：在时钟信号（CLK）的作用下可以生成波形；在清零信号（RESET）作用下，即可清零。VHDL程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityhour24isport(clk:instd_logic;reset:instd_logic;qh:BUFFERSTD_LOGIC_VECTOR(2DOWNTO0);ql:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0));endhour24;architecturebehavofhour24isbeginprocess(reset,clk)beginifreset='1'thenqh<="000";ql<="0000";elsif(clk'eventandclk='1')thenif(qh<2)thenif(ql=9)thenql<="0000";qh<=qh+1;elseql<=ql+1;endif;elseif(ql=3)thenql<="0000";qh<="000";elseql<=ql+1;endif;endif;endif;endprocess;endbehav;仿真波形如下：<1.2>VHDL程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYmin60ISPORT(reset:INSTD_LOGIC;load:INSTD_LOGIC;clk1:INSTD_logic;clk:INSTD_LOGIC;co:OUTSTD_LOGIC;qh:BUFFERSTD_LOGIC_VECTOR(2DOWNTO0);ql:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0));endmin60;ARCHITECTUREbehaveOFmin60ISBEGINPROCESS(clk,reset,load)BEGINif(reset='1')thenqh<="000";ql<="0000";elsif(load='1')thenco<=clk1;elsif(clk'EVENTandclk='1')thenif(ql=9)thenql<="0000";--低4位清零if(qh=5)thenqh<="000";--高4位清零elseqh<=qh+1;--计数功能的实现;endif;elseql<=ql+1;--低4位加1endif;if(qh=5andql=9)thenco<='1';elseco<='0';endif;endif;endprocess;endbehave;仿真波形如下：<1.3>VHDL程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYsec60ISPORT(reset:INSTD_LOGIC;load:INSTD_LOGIC;clk1:INSTD_LOGIC;co:OUTSTD_LOGIC;qh:BUFFERSTD_LOGIC_VECTOR(2DOWNTO0);ql:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0));ENDsec60;ARCHITECTUREbehaveOFsec60ISBEGINPROCESS(clk,reset,load)BEGINif(reset='1')thenqh<="000";ql<="0000";elsif(load='1')thenco<=clk1;elsif(clk'EVENTandclk='1')THENif(ql=9)thenql<="0000";--低4位清零if(qh=5)thenqh<="000";--高4位清零elseqh<=qh+1;--计数功能的实现;endif;elseql<=ql+1;--低4位加1endif;if(qh=5andql=9)thenco<='1';elseco<='0';endif;endif;endprocess;endbehave;波形仿真如下：（2）整点报时驱动信号产生模块该模块功能：在时钟信号（CLK）的作用下可以生成波形，SPEAK输出接扬声器，以产生整点报时发声。VHDL程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityalertisport(clk:instd_logic;dain:instd_logic_vector(6downto0);speak:outstd_logic;lamp:outstd_logic_vector(2downto0));endalert;architecturefunofalertissignalcount:std_logic_vector(1downto0);signalcount1:std_logic_vector(1downto0);beginspeaker:process(clk)beginspeak<=count1(1);if(clk'eventandclk='1')thenif(dain="1011001")thenif(count1>="10")thencount1<="00";elsecount1<=count1+1;endif;elsecount1<="00";endif;endif;endprocessspeaker;lamper:process(clk)beginif(clk'eventandclk='1')thenif(dain="1011001")thenif(count<="10")thenif(count="00")thenlamp<="001";elsif(count="01")thenlamp<="010";elsif(count="10")thenlamp<="100";endif;count<=count+1;elsecount<="00";endif;endif;endif;endprocesslamper;endfun;波形仿真如下：（3）驱动8位八段共阴扫描数码管的片选驱动信号输出模块VHDL程序如下：LIBRARYieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityseltimeisport(clk2,reset:instd_logic;hourqh,secqh,minqh:instd_logic_vector(2downto0);hourql,minql,secql:instd_logic_vector(3downto0);daout:outstd_logic_vector(3downto0);sel:outstd_logic_vector(2downto0));endseltime;architecturefunofseltimeissignalcount:std_logic_vector(2downto0);beginsel<=count;--选择数码管的那一块process(clk2,reset)beginif(reset='1')thencount<="000";elsif(clk2'eventandclk2='1')thenif(count>="101")thencount<="000";elsecount<=count+1;endif;endif;casecountiswhen"000"=>daout<=secql(3downto0);--对应的数码管显示的数据when"001"=>daout(3)<='0';daout(2downto0)<=secqh(2downto0);when"010"=>daout<=minql(3downto0);when"011"=>daout(3)<='0';daout(2downto0)<=minqh(2downto0);when"100"=>daout<=hourql(3downto0);whenothers=>daout(3)<='0';daout(2downto0)<=hourqh(2downto0);endcase;endprocess;endfun;波形仿真如下：（4）驱动八段字形译码输出模块该模块功能：信号输入后，模块驱动八段字形译码输出，A，B，C，D，E，F，G分别接八段共阴级数码管7个接口，即有字形输出。VHDL程序如下：LIBRARYieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydeledisport(num:instd_logic_vector(3downto0);led:outstd_logic_vector(6downto0));enddeled;architecturefunofdeledisbeginprocess(num)begincasenumiswhen"0000"=>led<="0111111";when"0001"=>led<="0000110";when"0010"=>led<="1011011";when"0011"=>led<="1001111";when"0100"=>led<="1100110";when"0101"=>led<="1101101";when"0110"=>led<="1111101";when"0111"=>led<="0000111";when"1000"=>led<="1111111";when"1001"=>led<="1101111";whenothers=>null;endcase;endprocess;endfun;波形仿真如下：（5）高3位数和低4位数并置输出模块该模块功能：输入高3位和低4位，并置后以高3位在前第4位在后输出7位。VHDL源程序如下：libraryieee;useieee.std_logic_1164.all;entitybingzhiisport(qh:instd_logic_vector(2downto0);ql:instd_logic_vector(3downto0);dain:outstd_logic_vector(6downto0));endentitybingzhi;architectureoneofbingzhiisbegindain<=qh&ql;endarchitectureone;五、总体设计电路图仿真是EDA技术的重要组成部分，也是对设计的电路进行功能和性能测试的有效手段。EDA工具提供了强大且与电路实时行为相吻合的精确硬件系统测试工具。在建立了波形文件、输入信号节点、波形参数、加输入信号激励电平并存盘之后，选择主菜单“MAX+plusII”中的仿真器项“Simulator”，弹出对话框之后单击“Start”进行仿真运算，完成之后就可以看到时序波形。图为总电路的时序图。总体框图的时序仿真图如下总体（顶层）电路原理图如下接线：·输入接口：1、代 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 清零，调时，调分信号RESET、SETHOUR、SETMIN的管脚分别连接按键开关。2、代表记数时钟信号CLK、CLK1和扫描时钟信号CLK2的管脚分别同1Hz时钟源和32Hz（或更高）时钟源相连。·输出接口：1、代表扫描显示的驱动信号管脚SEL2，SEL1，SEL0的管脚同四位扫描驱动地址的低3位相连，最高位地址接“0”（也可以悬空）；代表7段字码驱动信号A，B，C，D，E，F，G的管脚分别同扫描数码管的段输入a,b,c,d,e,f,g相连。2、代表扬声器驱动信号的管脚SPEAK同扬声器驱动接口SPEAKER相连。3、代表花样LED灯显示的信号管脚LAMP0，LAMP1，LAMP2同3个LED灯相连。六、设计心得体会作为电子信息工程的一名学生，理论课上学到的知识，理论性太强，根本理解不透彻，学以致用，在实践中去检验学到的知识，是对所学知识的最好的反馈。动起手来才知道不足之处。通过本次试验，掌握了设计多进制的计数器，掌握了多种语句（if、Case、when）的使用，尤其是使用VHDL语言设计底层文件，用原理图方法通过底层原件连接顶层原件的层次化设计。通过波形仿真，通过对波形的分析，对软件的固有延时有了更深的认识。借鉴前辈的经验，更好的弥补自己知识的漏洞。在实验中遇到了很多课本上见不到的问题，感谢老师耐心的讲解，使得自己程序能够按照自己的设计思想运行。借用一句：“实践是检验真理的唯一标准”；而我们的实验就是对知识最好的诠释。