fpga英文简称及课后1

IEEE电气和电子工程师协会InstituteofElectricalandElectronicsEngineersLPM即参数化模块库LibraryofParameterizedModulesSOPC可编程片上系统SystemonaProgrammableChipRTL在集成电路设计中RegisterTransferLevelLE逻辑单元LogicElementOLMC即逻辑输出宏OutputLogicMacrocellFPGA现场可编程门阵列FieldProgrammableGateArrayVHDL高速集成电路硬件描述语言Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguageHDL硬件描述语言HardwareDescriptionLanguageCPLD复杂可编程逻辑器件ComplexProgrammableLogicDevicePLD可编程逻辑器件ProgrammableLogicDeviceGAL通用阵列逻辑GenericArrayLogicLAB逻辑阵列块LogicArrayBlockCLB可配置逻辑模块ConfigurableLogicBlockEAB嵌入式阵列块EmbeddedArrayBlockSOPC可编程片上系统System-on-a-Programmable-ChipLUT查找 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf Look-UpTableJTAG联合测试行为组织JointTestActionGroupIP知识产权IntellectualPropertyASIC专用集成电路ApplicationSpecificIntegratedCircuitsISP在系统可编程InSystemProgrammableICR在电路可重构EDA电子设计自动化ElectronicDesignAutomationMCU微控制单元MicrocontrollerUnit1-1EDA技术与ASIC设计和FPGA开发有什么关系?答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和现最典型的诠释。3、简述基于数字系统设计流程包括哪些步骤?ASIC的设计和实现；FPGA和CPLDIC，或可编程ASIC。FPGA和CPLD的ASIC设计，以及对自动设计与自动实包括五个步骤：⑴、设计输入：将设计的结构和功能通过原理图或硬件描述语言进行设计或编程，进行语法或逻辑检查，通过表示输入完成，否则反复检查直到无任何错误。⑵、逻辑综合：将较高层的设计描述自动转化为较低层次描述的过程，包括行为综合，逻辑综合和版图综合或结构综合，最后生成电路逻辑网表的过程。⑶、布局布线：将综合生成的电路网表映射到具体的目标器件中，并产生最终可下载文件的过程。⑷、仿真：就是按照逻辑功能的算法和仿真库对设计进行模拟，以验证设计并排除错误的过程，包括功能仿真和时序仿真。⑸、编程配置：将适配后生成的编程文件装入到PLD器件的过程，根据不同器件实现编程或配置。4、简述VerilogHDL编程语言中函数与任务运用有什么特点？函数和任务都能独立完成相应电路功能，通过在同一模块中的调用实现相应逻辑电路功能。但它们又有以下不同：⑴、函数中不能包含时序控制语句，对函数的调用，必须在同一仿真时刻返回。而任务可以包含时序控制语句，任务的返回时间和调用时间可以不同。⑵、在函数中不能调用任务，而任务中可以调用其它任务和函数。但在函数中可以调用其它函数或函数自身。⑶、函数必须包含至少一个端口，且在函数中只能定义input端口。任务可以包含0个或任何多个端口，且可以定义input、output和inout端口。⑷、函数必须返回一个值，而任务不能返回值，只能通过output或inout端口来传递执行结果。5、简述FPGA与CPLD两种器件应用特点。CPLD与FPGA都是通用可编程逻辑器件，均可在EDA仿真平台上进行数字逻辑电路设计，它们不同体现在以下几方面：FPGA集成度和复杂度高于CPLD，所以FPGA可实现复杂逻辑电路设计，而CPLD适合简单和低成本的逻辑电路设计。⑵、FPGA内主要由LUT和寄存器组成，倾向实现复杂时序逻辑电路设计，而CPLD内主要由乘积项逻辑组成，倾向实现组合逻辑电路设计。⑶、FPGA工艺多为SRAM、flash等工艺，掉电后内信息消失，所以该类型需外配存储器，而CPLD工艺多为EEPROM等工艺，掉电后信息不消失，所以不用外配存储器。⑷、FPGA相对CPLD成本高，但都可以在内都镶嵌硬核和软核，实现片上系统功能。1-2与软件描述语言相比，VHDL有什么特点?答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransportLevel，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。1-4在EDA技术中，自顶向下的设计方法的重要意义是什么?答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。1-5IP在EDA技术的应用和发展中的意义是什么?答：IP核具有规范的接口 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，良好的可移植与可测试性，为系统开发提供了可靠的保证。2-1叙述EDA的FPGA/CPLD设计流程。P13~16答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。2-2IP是什么?IP与EDA技术的关系是什么?P24~26IP是什么?答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。IP与EDA技术的关系是什么?答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。2-3叙述ASIC的设计方法。P18~19答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。全定制方法是一种基于晶体管级的，手工设计版图的制造方法。半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。2-4FPGA/CPLD在ASIC设计中有什么用途?P16,18答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。2-5简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。P19~23答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL的文本输入方式。）；HDL综合器（作用：HDL综合器根据工艺库和约束条件信息，将设计输入编辑器提供的信息转化为目标器件硬件结构细节的信息，并在数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理）；仿真器（作用：行为模型的表达、电子系统的建模、逻辑电路的验证及门级系统的测试）；适配器（作用：完成目标系统在器件上的布局和布线）；下载器（作用：把设计结果信息下载到对应的实际器件，实现硬件设计）。3-1wire型变量与reg型变量有什么本质区别，它们可用于什么类型语句中?reg相当于存储单元，wire相当于物理连线。两者的区别是：即存器型数据保持最后一次的赋值，而线型数据需要持续的驱动，wire表示直通，即只要输入有变化，输出马上无条件地反映(如与、非门等简单的连接)；reg表示一定要有触发，输出才会反映输入。reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接与实际的硬件电路对应。wire对应于连续赋值，如assignreg对应于过程赋值，如always，initial3-24-3Verilog阻塞赋值和非阻塞赋值有何区别中，非阻塞赋值方式(b<=a)：?b的值被赋成新值a的操作并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。阻塞赋值方式(b=a)：b的值立刻被赋成新值a；完成该赋值语句后才能执行下一句的操作如果在一个块语句中含有多条阻塞式赋值语句，则当执行到其中某条赋值语句时，其他语句将禁止执行，即如同被阻塞了一样；硬件没有对应的电路，因而综合结果未知。3-2什么是基于乘积项的可编程逻辑结构?P33~34，40答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。3-3什么是基于查找表的可编程逻辑结构?P40~41答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。3-1OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。P34~36OLMC有何功能?答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。说明GAL是怎样实现可编程组合电路与时序电路的?答：GAL（通用阵列逻辑器件）是通过对其中的OLMC（输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。3-4FPGA系列器件中的LAB有何作用?P43~45答：FPGA（Cyclone/CycloneII）系列器件主要由逻辑阵列块LAB、嵌入式存储器块（EAB）、I/O单元、嵌入式硬件乘法器和PLL等模块构成；其中LAB（逻辑阵列块）由一系列相邻的LE（逻辑单元）构成的；FPGA可编程资源主要来自逻辑阵列块LAB。3-5与传统的测试技术相比，边界扫描技术有何优点?P47~50答：使用BST（边界扫描测试）规范测试，不必使用物理探针，可在器件正常工作时在系统捕获测量的功能数据。克服传统的外探针测试法和“针床”夹具测试法来无法对IC内部节点无法测试的难 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 。3-6解释编程与配置这两个概念。P58答：编程：基于电可擦除存储单元的EEPROM或Flash技术。CPLD一股使用此技术进行编程。CPLD被编程后改变了电可擦除存储单元中的信息，掉电后可保存。电可擦除编程工艺的优点是编程后信息不会因掉电而丢失，但编程次数有限，编程的速度不快。配置：基于SRAM查找表的编程单元。编程信息是保存在SRAM中的，SRAM在掉电后编程信息立即丢失，在下次上电后，还需要重新载入编程信息。大部分FPGA采用该种编程工艺。该类器件的编程一般称为配置。对于SRAM型FPGA来说，配置次数无限，且速度快；在加电时可随时更改逻辑；下载信息的保密性也不如电可擦除的编程。3-7请参阅相关资料，APEX系列属于什么类型PLD器件?MAXII系列又属于什么类型的PLD器件?为什么?答：APEX(AdvancedLogicElementMatrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。MAXII系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。5-2δ是什么?在VHDL中，δ有什么用处?答：在VHDL仿真和综合器中，默认的固有延时量（它在数学上是一个无穷小量），被称为δ延时。在VHDL信号赋值中未给出固有延时情况下，VHDL仿真器和综合器将自动为系统中的信号赋值配置一足够小而又能满足逻辑排序的延时量δ；使并行语句和顺序语句中的并列赋值逻辑得以正确执行。5-1在VHDL设计中，给时序电路清零(复位)有两种力方法，它们是什么?同步复位和异步复位。同步复位是指与时钟同步，当复位信号有效之后，出现时钟有效边沿时才对电路模块进行复位操作；而异步复位与时钟信号无关，只要复位信号有效，无论这时时钟信号是什么样，都对电路模块进行复位操作。例如同步复位D触发器：异步复位D触发器：IFclock'eventANDclock='1'THENIFreset_n='0'THENIFreset_n='0'THENq<=(OTHERS=>'0');q<=(OTHERS=>'0');ELSIFclock'eventANDclock='1'THENELSEq<=d;q<=d;ENDIF;ENDIF;ENDIF;5-4说明信号和变量的功能特点，以及应用上的异同点。答：变量：变量是一个局部量，只能在进程和子程序中使用。变量不能将信息带出对它做出定义的当前结构。变量的赋值是一种理想化的数据传输，是立即发生的，不存在任何延时行为。变量的主要作用是在进程中作为临时的数据存储单元。信号：信号是描述硬件系统的基本数据对象，其性质类似于连接线；可作为设计实体中并行语句模块间的信息交流通道。信号不但可以容纳当前值，也可以保持历史值；与触发器的记忆功能有很好的对应关系。5-5什么是固有延时?什么是惯性延时?答：固有延时(InertialDelay)也称为惯性延时，固有延时的主要物理机制是分布电容效应。6-7什么是重载函数?重载算符有何用处?如何调用重载算符函数?答：（1）什么是重载函数?根据操作对象变换处理功能。2）重载算符有何用处?用于两个不同类型的操作数据自动转换成同种数据类型，并进行运算处理。3）如何调用重载算符函数?采用隐式方式调用，无需事先声明。边沿触发复位信号3、设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。端口设定如下：输入端口：CLK：时钟，RST：复位端，EN：时钟使能端，LOAD：置位控制端，DIN：置位数据端；输出端口：COUT：进位输出端，DOUT：计数输出端。modulecnt10(clk,rst,en,loat,cout,dout,data);inputclk;inputen;inputrst;inputload;input[3:0]data;output[3:0]dout;outputcout;reg[3:0]q1;regcout;assigndout=q1;always@(posedgeclkornegedgerst)beginif(!rst)q1<=0;elseif(en)beginif(!loat)q1<=data;elseif(q1<9)q1<=q1+1;elseq1<=4'b0000;endendalways@(q1)if(q1==4'h9)cout=1'b1;Elsecout=1'b0;Endmodule带同步清0/同步置1(低电平有效)的D触发器.moduledff_syn(q,qn,d,clk,set,reset);//定义模块为diff_syn,端口为q,qn,d,clk,set,resetinputd,clk,set,reset;outputregq,qn;//定义端口d,clk,set,reset为输入端口,reg,q,qn为输出端always@(posedgeclk)//对clk信号上升沿有效beginif(~reset)beginq<=1'b0;qn<=1'b1;end//同步清零,低电平有效elseif(~set)beginq<=1'b1;qn<=1'b0;end//同步置位,低电平有效elsebeginq<=d;qn<=~d;end//q输出为d,qn输出为非d;endendmodule//模块结束.编写一个带异步清零、异步置位的D触发器。五、程序注解（20分,每空1分）moduleAAA(a,b);定义模块名为AAA，端口为a，boutputa;定义a为输出端口input[6:0]b;定义b为输出端口，b为7位二进制数reg[2:0]sum;sum为reg型变量，用于统计赞成的人数integeri;定义整型变量i为循环控制变量rega;定义a为寄存器变量always@(b)过程语句，敏感变量为bbegin语句块sum=0;sum初值为0for(i=0;i<=6;i=i+1)for语句，统计b为1的个数if(b[i])条件语句sum=sum+1;只要有人投赞成票，则sum加1if(sum[2])a=1;若超过4人赞成，则表决通过elsea=0;若不到4人，则不通过本程序的逻辑功能是：7人投票表决器要求：写清分析设计步骤和注释。1.试用VerilogHDL描述一个带进位输入、输出的8位全加器。端口：CIN为进位输入，S为和，COUT为进位输出moduleadd4v(a,b,ci,s,co);input[3:0]a;input[3:0]b;inputci;output[3:0]s;outputco;wire[3:0]carry;functionfa_s(inputa,inputb,inputci);fa_s=a^b^ci;endfunctionfunctionfa_c(inputa,inputb,inputci);fa_c=a&b|a&ci|b&ci;A、B为加数，endfunctionassigns[0]=fa_s(a[0],b[0],ci);assigncarry[0]=fa_c(a[0],b[0],ci);assigns[1]=fa_s(a[1],b[1],carry[0]);assigncarry[1]=fa_c(a[1],b[1],carry[0]);assigns[2]=fa_s(a[2],b[2],carry[1]);assigncarry[2]=fa_c(a[2],b[2],carry[1]);assigns[3]=fa_s(a[3],b[3],carry[2]);assignco=fa_c(a[3],b[3],carry[2]);endmodule进制加法计数器modulecounter(clk,clr,q,c)inputclk,clr;outputret[1:0]q;outputc;always@(posedgeclkornegedgeclr)Beginif(~clr)q<=2’h0;elsebeginif(2’h3==q)q<=2’elseh0;q<=q+2assignc=(2’h3==q)；endmodule’h1;endend