CMOS基础及基本工艺流程

MOS器件基础及CMOS集成技术摩尔定律半导体先驱和英特尔公司创始人戈登.摩尔在1964年预言，芯片上的晶体管数大约每隔一年（后来1975年修正为18个月）翻一翻。进30年来产业规模和技术水平的增长规律验证了摩尔定律的正确性。器件及IC的特征尺寸每3年缩小4倍，集成度提高4倍，性能/价格比同步提高。“摩尔定律”的三种"版本"：　　1、集成电路芯片上所集成的电路的数目，每隔18个月就翻一番。　2、微处理器的性能每隔18个月提高一倍，而价格下降一倍。　3、用一个美元所能买到的电脑性能，每隔18个月翻两番。MOS器件结构及特性1.MOSFET结构及工作原理其分类金属-氧化物-半导体（MOS）晶体管是一个四端器件： G(栅)——薄膜氧化层＋栅电极层（金属或重掺杂多晶硅） S/D(源漏)——栅极两侧两个重掺杂区形成背对背的pn结 B(衬底)——通常是硅源漏两个电极之间的区域称为沟道区，源漏及沟道区通称有源区，有源区之外称场区，场区上的氧化层（FOX）通常比栅氧化层厚一个数量极，以提高阈值，实现器件之间的隔离。注意：由于MOS晶体管的结构是对称的，因此在不加偏压时，无法区分器件的源和漏，只有加电压之后才能确定哪一端是源，哪一端是漏。MOS器件结构场区MOSFET的基本工作原理 对于n沟增强型MOSFET，当栅压增大时，p型半导体 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 面的多数载流子空穴逐渐减少、耗尽，而电子逐渐积累到反型。使半导体表面达到强反型时所需加的栅源电压称为阈值电压VT（随温度的升高而降低）。 当表面达到反型时，电子积累层将在n+源区和n+漏区之间形成导电沟道。 当Vds≠0时，源漏电极之间有较大的电流Ids流过。当Vgs>VT并取不同数值时，反型层的导电能力将改变，在相同的Vds下也将产生不同的Ids,实现栅源电压Vgs对源漏电流Ids的控制。 耗尽型则是在零栅压是也是导通的，若要截止，需要施加栅压将沟道耗尽才行，使导电沟道开始消失的栅压称为夹断电压（Vp）。MOSFET的分类1.根据根据器件结构进行分类： N沟MOS晶体管（nMOST）的衬底为p型，源漏区为重掺杂的n＋区，沟道中的载流子为电子； p沟MOS晶体管（pMOST）的衬底为n型，源漏区为重掺杂的p＋区，沟道中的载流子为空穴。MOS器件在正常情况下，只有一种载流子（n沟为电子，p沟为空穴）在工作，因此也称这种器件为单极晶体管，这是与双极晶体管相对而言的，双极晶体管在正常工作时与两种类型的载流子（电子和空穴）都有关。2.根据工作模式进行分类： MOSFET在零栅压时不存在漏源导电沟道，这种常断（关断）器件，通常称为增强型器件（E器件）。在这种器件中，为了形成导电沟道，需要施加一定的栅压，使之形成导电沟道时的最小栅压称为阈值电压或开启电压。 MOSFET在零栅压时，漏和源之间就已经存在一个导电沟道，即在零栅压时，器件也是导通的（常通器件），若要使这种器件截止，需要施加栅压将沟道耗尽才行，因此称这种器件为耗尽型器件（D器件）。它不像增强型器件那样，电流只在表面流动，而是在远离表面的体区中流动，因此耗尽型器件有时也称为埋沟型器件。四种不同类型的MOSFETMOSFET直流特性 线性区：对于给定的Vgs（>Vth），线性区的Id随Vds线性增加。 饱和区：Ids不再随Vds增加而增加，它达到了饱和值。 击穿区：饱和区之后，若Vds进一步增加，晶体管将进入击穿区。在该区，Ids随Vds的增加而迅速增加，甚至引起漏-衬pn结击穿，这是由漏端的高电场引起的。截止区：Vgs<Vth，器件未被开启MOS器件的Id~Vd曲线线性区击穿区饱和区截止区截止区： 在该区中，Vgs<Vth，因此漏源之间不存在导电沟道，即Ids＝0。但在实际的器件中，其特性并非如此。漏源电流实际上并不为0，而是按指数规律随栅压变化通常称此电流为弱反型电流或亚阈值电流（或泄漏电流）。 此时器件处于在亚阈值状态，表面为弱反型，p型硅的表面变为n型，但这种反型很弱，电子浓度低于体区的空穴浓度。由于低的电子浓度产生的电场较低，因此亚阈值电流主要是由载流子扩散引起。 但是亚阈值电流要高于反向漏-源pn结引起的泄漏电流。穿通 若MOSFET的栅压Vgs很小（<Vth），且Vds＝0，器件是截止的。由于在源和沟道之间存在势垒，电子被束缚在源区。这时器件中只有反向偏压引起的漏-衬pn结泄漏电流，此时源端和漏端底空间电荷耗尽层是对称的。 若施加正的栅压Vgs（Vgs>Vth），源衬势垒减小，源区电子越过势垒在漏源之间形成电流。保持Vgs不变，增加Vds，那么漏端耗尽区向源端延伸，随着Vds的进一步增加，最后会在某一漏电压时，漏端耗尽区将与源端耗尽区相连接，这也会使源衬势垒降低。 这时，即使器件处于截止的偏压条件下，漏源之间也有很大的电流，栅失去了对漏电流的控制作用，且器件也无法正常工作。通常称此一现象为穿通，此时的漏端电流为穿通电流。相应地，在Vgs接近于0，并引起较大的漏源电流（通常为1nA到1pA）时的漏端电压为穿通电压Vpt。 在这一工作模式下，表面有较大的电流流过，表面栅电场作用减弱。因此，提高穿通电压的主要措施是在沟道区下部增加杂质浓度（防穿通注入）以增加对漏电场的屏蔽。 增加MOSFET增益的方法主要有： ⑴增加Cox，即减小MOSFET的栅氧化层厚度。 ⑵提高器件的载流子迁移率。由于电子的迁移率比空穴高，因此nMOST的增益比pMOST高。 ⑶增加沟道宽度W，缩小沟道长度L。CMOS电路的闩锁效应 在阱和衬底之间耦合的寄生PNP和NPN三极管会瞬间开启，它们形成的正反馈会引发大的电流（这就是闩锁效应），闩锁效应会造成CMOS电路的失效或永久损坏。短沟道器件短沟道效应：当器件沟道长度缩短到可与源漏结深相比拟时，器件特性不能完全用一维近似理论来分析，必须进行器件参数和表达式的修正。这种在沟道变短后使得器件特性偏离长沟道理想特性的一些现象称为短沟道效应，简称短沟效应（SCE）短沟道器件特性 1.阈值电压与器件的几何尺寸有关与长沟道相比当沟长缩小时，由于栅控电荷减少，短沟器件的阈值电压Vth会降低。 2.短沟器件的Vth与漏压有关当器件的漏源电压较高时，沿器件沟道长度方向的沟道区耗尽层宽度Xdm不再是常数，它是从源到漏逐渐变化的这就使Vth与漏压有关。3次开启（亚阈值）电流次开启（亚阈值）电流是指VGS<VTH时源漏的漏电。随着器件尺寸的缩小次开启（亚阈值）漏电问题会越加严重，亚阈值斜率增加。另外，亚阈值斜率还会随漏压而变化。 长沟器件的次开启机理指弱反型（没达到ФS＝2|ФF|强反型条件）下的扩散电流。 短沟器件的次开启机理指DIBL（漏场感应势垒降低） 4.饱和电流不饱和对于长沟器件，饱和区Ids—Vds曲线的斜率为零。而对于短沟器件，饱和特性会迅速衰减，该斜率不为零，而是某一个正数。当漏压超过Vdsat时，漏电流Ids仍随漏压Vds的增加而增加。而且还会出现在长沟器件中看不到的软击穿现象，过去曾将该现象作为一级短沟道效应进行研究。 5.穿通电压变小器件尺寸非常小时，源漏区的扩展使穿通更易发生。造成栅对漏电流的控制作用失效，并且不能使器件关断。 6.阈值调整困难器件尺寸非常小时，常规CMOS工艺的单栅结构使PMOS的阈值调整发生困难 7.热载流子效应增强由于薄栅氧化层和漏端附近沟道区中的高电场的共同效果，是引起短沟道器件热载流子效应增强。克服短沟道效应的主要对策： 1.采用修正的等比例缩小原则器件在水平和垂直方向上的参数（例如沟道长度L、宽度W、栅氧厚度tox和源漏结深Xj等）以及电压均按同一个比例因子К（>1）等比例缩小，同时掺杂浓度Nb则按该因子增大К倍。这就是著名的经典恒电场等比例缩小规律。在实际应用中，将各种参数仔细斟酌，确定最佳的掺杂浓度分布和一系列的技术措施，将横向器件尺寸等比例缩小引起的短沟道效应减至最小、最弱。 2.栅介质和栅电极材料MOS器件的栅介质材料通常是热生长的二氧化硅，随着器件尺寸的不断缩小，栅介质的质量也在不断提高。MOS器件的栅电极材料可以是金属、多晶硅或多晶硅和硅化物的复合栅，铝是最早使用的金属，多晶硅是最普遍使用的材料。铝的薄层电阻一般仅为几mΩ/□，而典型的n＋和p＋多晶硅层的薄层电阻分别为15和25Ω/□。通过改变多晶硅的掺杂，例如多晶硅从简并p型变为简并n型，改变功函数的数值可以使MOSFET的阈值电压变化1V左右，这样可以更方便地调节阈值的对称性。但采用多晶硅/难熔金属硅化物（例如CoSi2）的复合栅结构可以解决高阻问题，该复合栅称为Polycide，它的薄层电阻一般为2－5Ω/□。对于亚微米技术，栅通常是多晶硅-硅化物复合结构。对于深亚微米器件技术，栅通常是自对准硅化物结构。硅化物复合栅工艺多晶硅栅自对准工艺selfalignedpoly-siliconprocess 采用多晶硅栅工艺有很多优越性：⑴可以利用多晶硅栅作为掩膜实现源漏掺杂的自对准；⑵多晶硅-SiO2的界面稳定性好⑶通过改变多晶硅的掺杂，例如多晶硅从简并p型变为简并n型，可以使MOSFET的阈值电压变化1V左右。 硅栅工艺具有自对准作用，这是由于硅具有耐高温的性质。栅电极，更确切的说是在栅电极下面的介质层，是限定源、漏扩散区边界的扩散掩膜，使栅区与源、漏交迭的密勒电容大大减小，也使其它寄生电容减小，使器件的频率特性得到提高。另外，在源、漏扩散之前进行栅氧化，也意味着可得到浅结。 硅栅工艺与铝栅工艺比较： 铝栅工艺为了保证栅金属与漏极铝引线之间有一定的间隔，要求漏扩散区面积要大些。而在硅栅工艺中覆盖源漏极的铝引线可重迭到栅区，这是因为有一绝缘层将栅区与源漏电极引线隔开，从而可使结面积减少30%~40%。 硅栅工艺还可提高集成度，这不仅是因为扩散自对准作用可使单元面积大为缩小，而且因为硅栅工艺可以使用“二层半布线”即一层铝布线，一层重掺杂多晶硅布线，一层重掺杂的扩散层布线。由于在制作扩散层时，多晶硅要起掩膜作用，所以扩散层不能与多晶硅层交叉，故称为两层半布线．铝栅工艺只有两层布线：一层铝布线，一层扩散层布线。硅栅工艺由于有两层半布线，既可使芯片面积比铝栅缩小50%又可增加布线灵活性。 当然，硅栅工艺较之铝栅工艺复杂得多，需增加多晶硅淀积、等离子刻蚀工序，而且由于表面层次多，台阶比较高，表面断铝，增加了光刻的困难，所以又发展了以Si3N4作掩膜的局部氧化LOCOS--Localoxidationonsilicon(又称为MOSIC的局部氧化隔离工艺LocalOxidationIsolationforMOSIC)，或称等平面硅栅工艺。 3非均匀沟道掺杂 在短沟道器件中，沟道区的注入通常需要两次注入，其中一次用于调整阈值电压，另一次用于抑制穿通效应。而调阈值注入一般能量较低，注入峰值位于表面附近。 抑制穿通的注入通常是较高能量、较高剂量的，较深的注入峰值延伸至源-漏耗尽区附近。较高掺杂的掺杂会导致源、漏pn结的耗尽区向沟道区延伸的长度减小，从而抑制穿通。抑制穿通的大角度注入4源-漏结构 漏端附近沟道区中的高电场是引起短沟道器件热载流子效应的主要原因。为了减小沟道电场，VLSI中的n沟器件几乎全部采用渐变漏掺杂结构，它一般由两次杂质注入形成。最常用的两种渐变结构是双扩散结构（DDD）和轻掺杂漏（LDD）结构。 n沟MOSFET的DDD结构是通过向源、漏区注磷（P）和砷（As）形成的。但它通常只能用于沟道长度为1.5－2微米器件热载流子效应的抑制。 对于亚微米器件，最常用的S/D结构是LDD。在这种结构中，首先低能注入P或AS形成轻掺杂n－区，并在多晶硅栅侧面形成氧化硅侧墙，然后利用侧墙作为掩膜注入As形成n＋区。 采用LDD结构的器件，源漏N＋区注入杂质不会在栅下面发生横向扩散，但会在侧墙下面扩散。通过在漏和沟道之间引入LDD区，沟道电场的峰值向漏端移动，大小会降为原来的80％左右。由于电场峰值的降低和向漏端的移动，注入到氧化层的载流子减少，器件的可靠性增强。同时，这种器件的击穿电压提高，衬底电流Ib大大减小，另外，覆盖电容也减小，导致栅电容降低和速度提高。 但这种改善也是有代价的，除了与 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 源漏结构相比要增加制造工序外，由于LDD区的串连电阻较高，器件性能将下降4％－8％。CMOS工艺流程 1.P衬底 2.生长P-外延层 3.双阱注入 4.预氧化 5.LPCVD氮化硅 6.隔离掩膜形成两种隔离方法 (1).Trench (2).LOCOS7.沟槽腐蚀8.沟槽填充9.CMP平坦化10.去SiN，去SiO211.光刻形成局部掩蔽12.MOSVt调节注入13.栅氧化14.生长多晶硅15.光刻栅极16.腐蚀形成栅及互连线17.N、P管LDD注入18.TEOS淀积19.反刻形成侧墙 20.N、P沟道源/漏注入21.RTP形成浅结22.Ar轰击使硅表面非晶化23.溅射TI（钛）24.RTA-1形成TiSi25.选择腐蚀26.RTA-2形成TiSi227.硼磷硅玻璃淀积28.回流29.接触孔的形成30.Ti/TiN淀积31.（钨）填充、反刻或CMP平坦化32.Ti/AL-Cu/TiNARC(抗反射层）33.光刻互连线34.腐蚀形成第一层金属互连35.层间介质淀积36.腐蚀及平坦化37.通孔光刻38.腐蚀39.二次金属布线40.三、四层布线及钝化现代器件工程和集成技术1.浅沟隔离（STI）的要点2.双（多）倒掺杂阱（RetrogradeWell)工艺3.薄栅氧化、双栅氧化和高k介质4.双多晶硅栅和金属栅5.0.1um级NMOS的阈值调节注入6.浅结形成7.Salicide8.无边沿接触（BorderlesscontactalsoVia)9.CMP平坦化10.Cu布线11.双电源电压工作1.浅沟隔离（STI） STI代替LOCOS增加了芯片内元件的密度，改善了LATCH-UP效应的敏感度。 0.18umSTI工艺：(1)原始硅片生长10nm氧化层＋160nmLPCVD氮化硅层(2)光刻有源区(3)腐蚀氮化硅、腐蚀氧化硅、腐蚀硅层,STI的深度和器件的级别（电源电压）有关0.35µmSTI深度对应1.8/3.3V的技术0.42µmSTI深度对应1.8/5.0V的技术侧墙角度85－86度。接着去除ＰＲ气氛(4)为了圆滑顶部的尖角漂一下HF（5）1050℃25nm衬垫生长氧化层（高温HCL氧化可以使顶角更圆滑，有低的氧化物正电荷）（6）600－650nmＨＤＰ氧化物淀积，填充沟槽（7）光刻有源区反版，去除氮化硅层上面的ＨＤＰ氧化物（8)CMP平坦化，保留120nmLPCVD氮化硅层（9）磷酸去除氮化硅层（10）在1000℃N2或N2O气氛下增密30分（也可1050℃RTA15秒）STI隔离要注意的问题 有源区的面积损失 沟槽深度要考虑Latchup和BV的因素 拐角的圆滑可减小应力和电场 防止图形效应（DishingEffect） STI填充氧化物的增密 STI填充氧化物的凹陷2倒掺杂阱(RetrogradeWell)工艺倒阱（Retrogradedwell）用高能离子注入将杂质打入阱底部，这种阱不像常规的阱表面浓度最高，阱底部浓度最低，而是正相反，所以叫做倒阱。它是一种防止“LATCH-UP”和“PUNCHTHROUGH”的方法。它的浓度分布是上层N+或P+，下层是N++或P++。形成方法是先高能，大剂量注入形成下层的N++或P++，再低能量，小剂量注入形成N+或P+。阱的纵向杂质分布由多次注入完成，从深到浅分别是：1.Retrogradeimplant2.Channel-stopimplant(p-Wellonly)3.Punch-throughstopimplant4.Vtimplant3双栅氧化和高k介质 电路中和几种不同的电压相对应的器件的栅氧化层的厚度也要有相应的变化： 栅氧化工艺的清洗是非常重要的，在薄栅氧化中，特别要重视的是颗粒及高分子残留物的去除。 双栅氧化中在去除第一次的氧化层后要用硫酸＋双氧水去胶，在第二次的栅氧化之前要用HF＋IPA漂洗。 为防止硼穿通、增大氧化层的抗电荷击穿的强度，栅氧化层要在N2O或NO气氛下热处理，一般在N2O气氛下热处理更普通。 远超过氮化硅的高K介质是多层叠栅介质的发展方向，如Ta2O5(k~25)和BST(k~30)，但是第一层仍是氧化层。4双多晶硅栅 常规的CMOS栅结构是单一的多晶硅栅，即NMOS和PMOS都是相同的N＋多晶硅栅。（PMOS为埋沟型），这种结构在0.35微米阶段达到了极限。 在0.25微米阶段，要想不影响防穿通和亚阈值特性单独调节PMOS的阈值VT是非常困难的。 双栅构成：N＋多晶——NMOSP＋多晶——PMOS多晶硅栅改型对功函数的影响 N＋多晶硅栅P－MOSFET:Φms=Φms-Sub-Φms-Gate-n=0.33v-0.59v=-0.26v P＋多晶硅栅P－MOSFET:Φms=Φms-Sub-Φms-Gate-p=0.33v-(-0.59v）=0.92v这就意味着采用P＋多晶硅栅和N＋多晶硅栅PMOS阈值的正向漂移为＋1.18伏。这样，调节PMOS阈值VT的注入要用磷代替硼，器件为正常的表面沟模式。然而，特别要注意的是，由于使用了P＋多晶硅栅，多晶硅栅中的硼可能穿通栅氧化层。所以在0.25/0.18微米及以下的技术中，必须解决硼穿通问题。关于多晶硅的淀积温度 多晶硅LPCVD的温度一直在降低，其目的是为了获得更好的表面形貌，对于0.5µm以下的CMOS，常用的α－Si的淀积温度在550℃以下。 550℃LPCVD的α－Si经过热退火，（一般超过转变温度560℃）会转变成多晶硅。温度越低，形成的再结晶的多晶晶粒尺寸越大。再结晶晶粒的方向是随机的。 对超小尺寸器件的多晶硅栅可能只有几个晶粒组成。如0.18µm器件的栅多晶，只有2－3个晶粒。 大的多晶晶粒在一些器件（如FLASH）中会产生不良的影响，为此人们将多晶硅的淀积温度又回调，在625－640℃可以获得非常小的圆柱状晶粒的多晶硅结构多晶硅栅耗尽效应和金属栅 对于P＋多晶硅栅来说，多晶硅的注入不能太深，因为硼注入杂质的尾巴会深入到氧化层进而进入沟道硅中，引起阈值的漂移（造成硼穿通）。 例如0.18µ器件对应的栅氧化层为35A，防硼穿通阈值漂移（C-V测试）的栅氧化厚度要大于50A。 在多晶硅栅和多晶－栅氧化层界面获得高浓度的硼注入杂质是非常困难的，这就是多晶硅栅的耗尽效应。 多晶硅栅的耗尽效应会使按等比例缩小要求栅氧化层厚度不断减薄的努力成为泡影。 多晶硅栅的耗尽效应是多晶硅栅/栅氧化层搭配的一个障碍。金属栅和叠层栅氧化物金属栅是0.1µ以下器件的选择，很显然金属栅不会有硼穿通问题和多晶硅耗尽效应 金属栅不是又回到AL栅 常用的金属栅材料有TiNandWN,但是还需要解决对N－MOS，P－MOS的功函数（Φms）问题 置换法形成金属栅：首先制作多晶硅假栅（多晶硅不需要掺杂）－形成侧墙和硅化物－湿法去除多晶硅假栅－填充TiN或WN置换多晶。和金属栅相适应的栅氧化物也要有相应的改进，氮氧化栅和叠层栅氧化物栅是最方便的选择。金属栅工艺5.0.1um级NMOS的阈值调节注入 沟道注入要足够浅，保证投影射程在最大耗尽层深度以内 但注入杂质又不能太接近表面，那样会影响表面载流子迁移率 在0.25µm以上的器件阈值条件中，一般采用＋BF2作为沟道注入杂质，但在0.1µm级的NMOS的阈值调节注入用铟（In)替代＋BF2 用铟（115In)注入调节NMOS的阈值可以形成超陡直的倒梯形的杂质分布，对阈值有效调节并有好的迁移率.下图给出＋In和＋BF2沟道注入的对比。（11B+115In）注入的超陡倒掺杂沟道剖面的SUPREM4模拟结果，并与（11B+47BF2）的注入沟道剖面作了比较6浅结形成 短沟道MOS器件的源漏区一般由高掺杂源漏（HDD）区和轻掺杂(LDD)的延伸区（Extension)组成。 0.5µm以上的CMOS器件，通常的HDD－高掺杂漏（注入剂量在几E15）的结深可以控制在沟道长度的25－30％。但进一步的缩小沟长，HDD的等比例缩小就发生了问题。 LDD用于1.0－0.35（0.5）的技术阶段 MDD（中等掺杂漏剂量E14）用于0.25－0.35的技术阶段的S/D的延伸区，改善穿通。 LDD、MDD有时要根据用户对HCE的要求而定。 形成浅结的两个法宝是低能和重离子注入 砷（As）用于NMOS很容易得到超浅结，但硼（B）和BF2在PMOS应用中的潜力不大，尽管沟道注入已有In被采用。 铟（In)注入要采用固态源，效率低。另外，In离子注入完全激活还有问题，HDD目前还不能采用。 对PMOS来说超低能（Sub-Kev)的硼（B）注入非常重要 BF2注入的副作用：F增强了B对GOX的穿通 RTA虽然对杂质激活和抑制扩散有力，但是他也会带来一些烦恼 Si-GeS/D是一种好的浅结解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 7Salicide TiSi2可在0.25技术阶段使用，只要仔细优化工艺也可以用于0.18阶段 从2000年许多厂家在0.18采用CoSi2,它有更小的晶粒尺寸，因此硅化温度较低（大约低100度）； 和TiSi2相比，CoSi2窄线效应很小，因此位线电阻Rs较低 CoSi2和SiO2不易反应，因此在侧墙处的桥连的可能性很小 在硅化之前要仔细清洗，Co对SiO2残留物的打通能力不如Ti。8无边沿接触（BorderlesscontactalsoVia) 无边沿接触（Borderlesscontact)是将源、漏的整个界面都作为接触的区域，这对于改善电路密度和提高电流能力是非常有效的。0.25µm工艺接触面积是0.3X0.3，0.18µm工艺接触面积是两个方向0.22－0.28µm。 为了防止对准误差造成的氧化层过腐蚀进入STI边缘，在PMD之下（STI氧化物的上部）需要淀积一层PECVD的氮化硅。 该工艺的关键是在SiO2/PESiN以及PESiN/Si之间优化腐蚀选择比，通常SiN/Si的腐蚀选择比较低9CMP平坦化 化学机械抛光－CMP是传统的硅片表面的加工制备工艺，通过化学和机械的共同作用来实现对样品的平坦化抛光效果。 再现代微电子技术中，CMP起到非常重要作用，主要过程分为： 1.抬起磨头，安装硅片 2.带硅片的磨头放下和抛光盘（垫）接触 3.硅片加压，加入抛光液 4.转动磨头和抛光盘实现对硅片的抛光及平坦化 5.清洗和检测。应用 STI中的平坦化 多层布线中层间介质和填充金属（W）的平坦化 特殊的工艺加工需要(如全硅化物栅） 铜布线工艺10Cu布线 铜和铝相比有更低的电阻率（铝2.7µcm,铜1.7µcm),因此可以给电路带来更高的速度并维持更小的功耗。 具有更高的抗电迁移性(高两个数量级），因而大大提高集成电路的可靠性。 可以简化工艺（减少互连层数和缩短连线长度），因而可以降低产品的成本。铜布线的一些问题 由于铜的氯化物和氟化物在低温下都是不易挥发的,铜的干法刻蚀很难实现.通常铜互连线的实现要采用”大马士革”结构的镶嵌工艺. 铜原子在硅和二氧化硅中的扩散速度很快,它将会在硅中充当受主杂质的角色.当铜原子渗透到掺硼硅中时,会与硼发生反应.因此在铜互连技术中必须在介质层和金属铜之间引入一层扩散 电化学镀铜可以实现超完整填充（superfilling) PVD镀铜表现强烈的（111）晶向，有更好的抗电迁移性。11双电源电压工作 标准的0.25µmCMOS技术（包括0.18，0.15，0.13，0.1各级）和0.35µm有所不同，它采用双电源供电，一般在I/O部分用较高的电压：2.5V/3.3V用于0.25/0.35µm技术2.5V/5V用于0.25/0.5µm技术1.8V3.3V用于0.18/0.35µm技术对应不同电压的相关器件、电路有的要单独采取相应的工艺，也有很多时候可以共享。如STI隔离，氮化硅侧墙，P、N阱，金属布线等。气氛