《EDA数字电路课程
设计
领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计
》题目：数字时钟设计 专业：电子信息科学与技术班级：信息电科1202B姓名：############第一部分：设计说明1设计任务设计一款数字电子时钟，具体
要求
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如下：1：输入条件：1KHZ输入时钟，2个输入按键；2：功能实现：具有时、分、秒进位功能；具有闹钟与校时功能，校时要求精确到秒，采用按键作为输入信号。3：采用altera公司的quartusII软件进行编程与仿真，设计语言可以选择VHDL或者使用原理图输入。2目的与意义训练综合运用学过的数字电子技术、数字系统设计技术和计算机编程及电路相关基本知识，培养独立设计比较复杂数字系统设计能力。通过综合设计，力争掌握使用EDA工具设计数字系统电路的基本方法，包括原理
方案
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的确定、详细设计中的编程与仿真等一系列过程，为以后进行工程实践问题的研究打下设计基础。时钟，自从它发明的那天起，就成为人类的朋友，但随着社会的进步，科技的的发展，人们对它的功能又提出了新的要求，怎样让时钟更好的为人民服务，怎样让我们的老朋友焕发青春光彩呢？这就要求人们不断设计出新型时钟。现代社会，守时已不仅关系到一个人的职业生涯，还成了衡量一个人道德的标准。时钟为人们提供了科学利用时间规律的依据，然而，普通的机械钟
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与半机械钟表对于忙碌的生活显然早已不太适应，设计一款高精度数字时钟势在必行。本课题将通过对目前市场上的数字电子钟的研究，利用EDA技术设计一款高精度数字式电子钟，使人们可以得到精确时间显示,帮助人们合理安排时间，方便人们的生活第二部分原理方案设计1总体方案要实现一个数字时钟小系统，整个系统由主要模块电路模块和外部输入输出以及显示模块组成。首先分别实现单个模块的功能，然后再通过级联组合的方式实现对整个系统的设计。其中，主要模块有四个。它包括1HZ时钟信号产生模块、时间计数模块（计数模块又分为分计数模块、秒计数模块、时计数模块）、闹铃模块、控制模块。各个模块先用EDA技术中的VHDL语言编程仿真，再生成各个小模块的模拟元件，再元件例化，根据设计连接电路实现数字电子钟小系统。2各部分方案1：通过分频，产生1HZ的计时时钟信号和100HZ的校时时钟信号。2：分别设计秒计时，分计时，时计时，秒计时用上面的时钟信号1HZ产生，分计时也是60一清零，分计时的时钟用的是秒计时的进位信号，时计时用的是24一清零，CLK是分的进位。3：闹铃模块是设计一个比较电路，当时间到达时，输出高电平。4：控制模块是通过一个四选一选择器来选择相应频率和输入的信号来实现校时和正常计时的切换。3整体设计框图：第三部分详细设计过程1分频器模块1：模块说明：输入一个频率为1KHz的CLK，利用计数器分出1HZ和100HZ的信号。2：VHDL源程序：LIBRARYieee;--10分频和1000分频VHDL描述USEieee.std_logic_1164.all;useieee.std_logic_unsigned.all;ENTITYfdivISPORT(CLK:INSTD_LOGIC;--输入时钟信号f100Hz:BUFFERSTD_LOGIC;f1Hz:OUTSTD_LOGIC);ENDfdiv;ARCHITECTUREbhvOFfdivISBEGINd100HZ:PROCESS(CLK)VARIABLEcout:INTEGER:=0;BEGINIFCLK'EVENTANDCLK='1'THENcout:=cout+1;--每来个时钟上升沿时cout开始计数IFcout<=5THENf100Hz<='0';--当cout<=5时，f100Hz输出"0"ELSIFcout<10THENf100Hz<='1';--当5<=cout<=10时，f100HzELSEcout:=0;--输出"1"，完成100Hz频率输出ENDIF;ENDIF;ENDPROCESS;d1HZ:PROCESS(CLK)VARIABLEcout:INTEGER:=0;BEGINIFCLK'EVENTANDCLK='1'THENcout:=cout+1;--每来个时钟上升沿时cout开始计数IFcout<=500THENf1Hz<='0';--当cout<=5000时，f1Hz输出"0"ELSIFcout<1000THENf1Hz<='1';--当5000
"0001"ands0<"1001"即是实现闹铃功能的程序，改变数值即可改变闹铃时间。2：源程序libraryieee;--闹钟报时VHDL描述useieee.std_logic_1164.all;entityalarmisport(m1,m0,s1,s0:instd_logic_vector(3downto0);clk:instd_logic;alarm_clock:outstd_logic);endalarm;architecturebhvofalarmisbeginprocess(clk)beginifclk'eventandclk='1'thenifm1="0101"andm0="1001"ands1="0101"thenifs0>"0001"ands0<"1001"thenalarm_clock<='1';elsealarm_clock<='0';endif;endif;endif;endprocess;endbhv;libraryieee;--时计数VHDL描述useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityhourisport(h_en,clk,reset:instd_logic;hour1,hour2:outstd_logic_vector(3downto0));endhour;architecturert1ofhourissignalhour1_t,hour2_t:std_logic_vector(3downto0);beginprocess(clk,reset)beginifh_en='1'thenifreset='1'thenhour1_t<="0000";hour2_t<="0000";elsifclk'eventandclk='1'thenifhour1_t="0011"andhour2_t="0010"thenhour1_t<="0000";hour2_t<="0000";elseifhour1_t="1001"thenhour1_t<="0000";ifhour2_t="0010"thenhour2_t<="0000";elsehour2_t<=hour2_t+1;endif;elsehour1_t<=hour1_t+1;endif;endif;endif;endif;endprocess;hour1<=hour1_t;hour2<=hour2_t6.模式选择模块原理图7.控制模块原理图8.总电路原理图第四部分功能仿真1分频2秒计时3分计时4时计时5.总电路仿真结果：图1图2图3第五部分实训
总结
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学过VHDL已经有一段时间了,由于这段时间都没有用到过VHDL，一些基本的语法都快忘完了，所以在决定用VHDL语言描述时，第一件事就是复习语法知识，也是由于语法知识不熟悉，这次的课程设计花了好长的时间。在熟悉了基本的语法后，写程序的部分开始的分频模块，计数模块和闹钟模块还是很简单的，一部分一部分进行的，所以层次感比较好，做起来也方便，清晰。开始要先把分频给分出来，因为这是基础，秒计时和分计时比较好做，两个基本差不多。时计时的区别就是在时的低位除了在到达9的时候需要进位，在高位到2的时候，低位到3时也要进位清零，重新开始。感觉里面最难做的模块就是控制模块，这个模块就像是计算机的中央处理器一样，负责对输入信号进行处理，并且控制计时模块计时或是校时，在用VHDL描述这个模块时，不知道从哪里开始，没有一个清晰的思路，做了很多尝试，最终都不能得到正确的结果，在经历了一次次的失败后，我们决定采用另一种比较直观的方式实现，就是用原理图的方法实现控制模块，原理图相对来说比较直观，但是也花了很多的时间才实现了控制模块。做完本次的课程设计，最大的感觉就是编程知识是互通的，重要的是要熟悉算法和编程思想。经过这次的课程设计，我熟练掌握了VHDL的语法知识，同时对软件QuartusII的应用也比较熟练了。对知识在项目中得到了很好的应用。虽然课程设计已经结束，但这并不代表着我已经真正掌握了VHDL语言。感觉这门语言还是蛮重要的，以后还是好好看看这门语言吧。这次的课程设计的确学到了不少知识，但我觉得即使没多少这方面的专业知识，但只要你的态度认真，肯花时间，总会得到回报的，态度决定一切。
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