第2章 EDA常用设计软件介绍

null第2章 EDA常用 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 软件介绍第2章 EDA常用设计软件介绍null EDA 技术的核心是利用计算机专用设计软件完成电子设计全程自动化。null EDA 技术整个流程中的不同设计环节需要有对应的软件包或专用EDA 工具独立处理包括对电路模型的功能模拟和VHDL 行为描述的逻辑综合以及器件的配置、下载等。 null 从设计流程来看，EDA 的设计大致可分成5个模块：设计输入编辑工具、仿真工具、综合工具、布局布线工具和下载工具。null 这个分类主要是按设计流程的不同环节来划分，目前大多数EDA 工具都是将这些模块集成起来的开发软件。 本章主要介绍使用比较广泛的以开发FPGA和CPLD应用系统为主的三种EDA集成开发软件：ISE、Quatus II、Libero。 2.1 Xilinx ISE软件概述2.1 Xilinx ISE软件概述 本节介绍可编程逻辑器件的EDA开发工具，EDA技术是以计算机为工具，根据硬件描述语言HDL（Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。null 主要介绍Xilinx的开发集成环境ISE10.1。 ISE是Integrated Software Environment的缩写，它可以满足用户的大部分需求，从第一次开始设计的CPLD到将复杂的ASIC设计导入到FPGA，ISE的整个集成环境都可以满足需要。 null 从开发流程上看ISE可以使用以下几种 源文件来开始工作：HDL（VHDL，Verilog HDL，ABEL）、Schematic design files、EDIF、NGC/NGO、State Machines、IP Cores。 典型的EDA工具中必须包含两个特殊的软件包，即综合器和适配器。 null 基于ISE工具的FPGA/CPLD开发流程如下： 1．设计输入 2．编译 3．综合 null4．行为级仿真和功能性仿真 5．适配 6．功能仿真和时序仿真 7．下载 8．硬件仿真与测试 2.1.1 设计输入2.1.1 设计输入 基于ISE工具的FPGA/CPLD开发流程，创建一个新的项目，ISE集成环境如图 2-1所示。null 用VERTEXIIPRO器件作为设计的目标器件，使用用ISE的语言模板生成一个DCM的VHDL模块，创建一个用波形输入的测试向量文件并对DCM进行行为级的仿真。 null图2-1 ISE的集成环境null图2-2 New Project 对话框null图2-3 选择元件和设计流程null图2-4 添加源文件null图2-5 添加已经存在的文件 null图2-6 选择源文件的类型null 添加一个时钟模块来取代设计文件中的多个时钟源。null图2-7 建立新的源文件null图2-8 Select Core Typenull图2-9 时钟DCM设置null图2-10 时钟BUFFER的选择null图2-11 使用例化模板2.1.2 综合与布局布线2.1.2 综合与布局布线 对修改后的文件，就可以进行综合和布局布线了，单击顶层文件然后双击Implement Design，工具就会自动完成 综合和布局布线。null 启动PACE工具可以在Source in Project窗口，如图2-12所示。 选择顶层文件，然后单击Processes for Source窗口中的Assign Package Pins Post-Translate，这时系统会自动创建一个UCF文件并命名为ch_fifo.ucf文件并启动PACE。 null图2-12 启动PACE工具null图2-13 Device Architecture窗口和Package Pins窗口null图2-14 Design Browsernull 图2-15 将DCM拖到X3Y1 null 图2-16 将BRAM模块拖曳到X7Y12null图2-17 时序 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 器窗口null图2-18 详细的路径分析null图2-19 打开现有 工程 路基工程安全技术交底工程项目施工成本控制工程量增项单年度零星工程技术标正投影法基本原理 null图2-20 调用时序约束编辑器null图2-21 约束编辑器null图2-22 时钟周期设置2.1.3 功能仿真2.1.3 功能仿真 本节将创建一个Testbench波形用于验证DCM模块所应有的功能。 这个Testbench波形将与ModelSim仿真器连接，用来验证该DCM是否达到设计要求的功能和时延需求。 null 首先，在Project Navigator 中创建 一个Testbench 波形源文件，该文件将 在HDL Bencher中进行修改。 null图2-23 TESTBENCH初始化时序null图2-24 在HDL Bencher中的Testbench波形2.1.4 用ModelSim进行行为级仿真2.1.4 用ModelSim进行行为级仿真 根据HDL Bencher 中产生的预期结果，现在可以用ModelSim 进行行为级仿真。 在本节中，将运行行为仿真（亦即功能仿真）和布局布线后的仿真（时序仿真）。null 这一节主要是从ISE中导出到ModelSim中，并作简单的仿真。 在下一章我们将对ModelSim作详细的介绍。1．行为仿真1．行为仿真 进行行为仿真以验证计数器模块的功能。 在Sources in Project 窗口中选择dcm.tbw 文件；在Processes for Current Source窗口中，单击“+”符号展开ModelSim仿真器的层次结构，找到并双击 Simulate Behavioral Model，此时ModelSim 仿真器自动启动。null 仿真结果显示在ModelSim的波形窗口（wave window）中。 2．布局布线后的仿真 2．布局布线后的仿真 布局布线后的仿真包括了目标器件的时延信息，所以较为准确。 null图2-26 布局布线后的仿真波形2.2 Actel Libero IDE软件概述2.2 Actel Libero IDE软件概述 Actel的FPGA开发环境是调用Synplify进行综合，调用ModelSim作综合前后仿真，用Designer布局布线，通过FlashPro下载。null 本节将主要介绍如何利用Libero8.1开发环境来对Actel FPGA进行设计，为了方便读者理解，将通过一个简单的D触发器例子来演示从设计输入到下载的完整过程。 null图2-27 Libero 8.1的IDE界面null图2-28 新建工程null图2-29 选择芯片和封装null图2-30 选择软件工具 null图2-31 添加文件null图2-32 完成工程建立2.2.1 设计输入2.2.1 设计输入1．HDL语言设计系统 设计文件生成可以有四种方式：HDL语言生成、SmartDesign输入、CoreConsole输入和ViewDraw原理图输入。null 其实应该还有一种输入就是SmartGen输入，它已经集成在Libero开发环境左侧的Catlog窗口了。 null 其中HDL语言生成是最常用也是移植性最好的；如果我们想用到Actel公司一些现成的模块就必须用到SmartGen 。null 例如：RAM、PLL、FIFO等；对于HDL语言不熟悉或者习惯于用原理图来搭建顶层设计的用户可以使用ViewDraw原理图输入或SmartDesign输入，可以选择其中的一种作为我们的设计输入，这里将详细介绍第一种方法，其他三种简要介绍。null 对于本例程只用到了方式一HDL语言生成，其他三种方式是作介绍用，生成的模块并不和本例程一起使用。 null图2-33 单击HDL Editornull图2-34 建立HDL文件null图2-35 程序编辑 2．SmartGen设计 2．SmartGen设计 SmartGen可以生成一些现成的模块，例如：PLL、RAM、FIFO等，只需要进 行图形化的设置就可以在设计中调用，图 2-36是它的界面，双击需要的模块就可以进入设置界面。 null图2-36 SmartGen界面 null图2-37 PLL设置null图2-38 生成PLL模块 2.2.2 功能仿真 2.2.2 功能仿真 图2-39 功能仿真界面null图2-40 WaveFormer波形编辑软件null图2-41 修改时钟属性 null图2-42 使Marker有效 null图2-44 保存WFL波形文件2.2.3 综合与布局布线2.2.3 综合与布局布线 当功能仿真验证了设计的正确性后，进入综合阶段。 单击Synthesis，Libero将会调用Synplify软件进行综合。单击RUM运行，单击View Log查看综合结果，例如，Error、Warning资源利用情况等。null 综合后可以再通过ModelSim进行综合后的仿真，看功能是否仍然符合要求，仿真过程和前仿真相同。 null 注意：在本程序中，没有复位信号，只是通过initial来初始化寄存器，但是initial是无法综合成实际电路的，所以如果要进行综合后仿真，需要在设计中加一个输入的复位信号来复位内部的寄存器变量，让寄存器处在一个指定的状态。null 单击Place&Route，调用Designer软件进行布局布线和时序、功耗测试等，如图2-45所示。 1．Designer面板介绍1．Designer面板介绍图2-45 调用Designer软件null图2-46 选择芯片属性null图2-47 选择默认的I/O电平null图2-48 选择芯片是工业级还是商业级null图2-49 Designer面板介绍2．编译 2．编译 图2-50 编译3．引脚分配 3．引脚分配 图2-51 引脚分配4．布局布线 4．布局布线 图2-52 布局布线5．反标注生成布线SDF文件 5．反标注生成布线SDF文件 图2-53 反标注生成SDF文件6．生成STP下载文件 6．生成STP下载文件 图2-54 生成STP下载文件null图2-55 生成编程文件2.2.4 编程下载 2.2.4 编程下载 图2-56 选择FlashPro软件 null图2-57 FlashPro下载软件界面介绍2.3 Altera Quartus II开发流程2.3 Altera Quartus II开发流程 本节主要介绍Altera综合开发平台Quartus II的应用，以一个简单的实例 演示基本开发流程和设计输入、综合、仿真、布局布线、编程与配置等常用工具的使用方法。null 通过学习本节 内容 财务内部控制制度的内容财务内部控制制度的内容人员招聘与配置的内容项目成本控制的内容消防安全演练内容 读者能够掌握Quartus II软件的用户界面、常用工具和设计流程。null 在Quartus II中集成了多种设计输入方式，并可使用Assignment Editor（分配编辑器）方便地设定管脚约束和时序约束，正确地使用时序约束可以得到详细的时序设计报告，便于分析设计是否满足时序要求。null 综合是将HDL语言、原理图等设计输出翻译成与、或、非门，RAM，触发器等基本逻辑单元组成的逻辑连接，并根据目标及要求优化所生成的逻辑，最后生成用于布局布线的网 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 文件。 null 仿真是验证当前设计是否满足功能及时序要求。 布局布线是将综合生成的逻辑网表适配到具体器件中，并把工程的逻辑和时序要求与器件的可用资源相匹配，并选择相应的互连路径和管脚分配。null 编程与配置是将布局布线后的器件、逻辑单元和管脚分配转换为该器件的配置文件写入芯片中以便于测试。 null Quartus II软件是Altera的综合开发工具，集成了Altera的FPGA/CPLD所有开发工具及第三方软件接口。 启动Quartus II软件后其默认界面如图2-58所示。null图2-58 软件图形用户界面null 界面由标题栏、菜单栏、工具栏、资源管理窗、编辑状态显示窗、信息显示窗和工程工作区等部分组成。null 使用QuartusII Block Editor、Text Editor、MegaWizard Plug-In Manager（Tools菜单）和EDA设计输入工具建立包括Altera宏功能模块、参数化模块库（LPM）函数和知识产权（IP）函数在内的设计。 null 可以使用Settings对话框（Assignments菜单）和Assignment Editor设定初始设计约束条件。 然后使用Compiler的QuartusII Analysis&Synthesis模块分析设计文件和建立工程数据库。null Analysis&Synthesis使用Quartus II IntegratedSynthesis综合VHDL设计文件（.vhd）或Verilog设计文件（.v）。null 用户喜欢的话，可以使用其他EDA综合工具综合VHDL或VerilogHDL设计文件，然后再生成可以与Quartus II软件配合使用的EDIF网表文件（.edf）或VQM文件（.vqm）。 null 综合之后，我们就可以进行设计的功能验证即function simulate。 可以使用EDA仿真工具或使用QuartusII仿真器进行设计的功能仿真。null QuartusII软件提供以下功能，用于在EDA仿真工具中进行设计仿真：NativeLink集成EDA仿真工具；生成输出网表文件；功能与时序仿真库；PowerGauge功耗估算；生成测试台模板和内存初始化文件。null 当功能验证符合要求后，便可以对工程进行布线。 QuartusII Fitter也称为PowerFit Fitter，执行布局布线，这在QuartusII软件中也称为“布局布线”。null Fitter使用由Analysis&Synthesis建立的数据库，将工程的逻辑和时序要求与器件的可用资源相匹配。null 它将每个逻辑功能分配给最好的逻辑单元位置进行布线和时序，并选择相应的互连路径和引脚分配。null 当然，由于布局布线的差异，导致了我们用相同的设计却得到不同的结构，从而使工程的结果不同。 所以，就需要我们在编程之前再进行一下时序的分析。 2.3.1 设计输入2.3.1 设计输入图2-59 建立工程null 图2-60 器件选择 null 图2-61 新建文件对话框 null图2-62 程序编辑窗口2.3.2 综合2.3.2 综合图2-63 综合报告2.3.3 布局布线2.3.3 布局布线图2-64 消息窗口null图2-65 使用Floorplan Editor查看布线2.3.4 仿真2.3.4 仿真图2-66 建立波形文件null图2-67 Node Finder对话框null图2-68 添加管脚之后的波形文件null图2-69 波形编辑工具null图2-70 仿真波形2.3.5 编程与配置2.3.5 编程与配置图2-71 管脚分配窗口null图2-72 编程窗口2.3.6 QuartusⅡ的常用设置2.3.6 QuartusⅡ的常用设置1．器件选择 2．时间限制 3．仿真方式设置 4．工程管理 5．EDA工具 null图2-73 设置时间限制null图2-74 仿真方式选择null图2-75 更改顶层实体null 在EDA tools setting对话框中，我们可以设置进行设计输入、仿真、时序分析等所用到的第三方工具。null 因为QuartusII为了开发方便，支持许多第三方的开发工具，有了这个工具设置对话框就方便我们与其他工具的连接。