数字电路课件5

nullnull第5章 时序逻辑电路5.1 时序逻辑电路概述 时序逻辑电路的特点: 电路在任何时候的输出稳定值,不仅与该时刻的输入信号有关,而且与该时刻以前的电路状态有关;电路结构具有反馈回路.1. 时序逻辑电路的基本概念 null2. 时序逻辑电路的结构模型 外部输入信号外部输出信号 驱动信号 状态信号3. 时序逻辑电路的描述 方法 快递客服问题件处理详细方法山木方法pdf计算方法pdf华与华方法下载八字理论方法下载 （1）逻辑方程 输出方程: Z(tn)=F[X(tn),Q (tn)] 驱动方程: W(tn)=G[X(tn),Q (tn)] 状态方程: Q(tn+1)=H[W(tn),Q (tn)]null（2）状态 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf null（3）状态图（4）时序图(定时波形图)null4. 时序逻辑电路的分类（1）按存储电路中存储单元状态改变的特点分类 同步时序电路、异步时序电路（2）按输出信号的特点分类米里(Mealy)型:输出信号不仅仅取决于存储电路的状 态，而且还取决于外部输入信号。 摩尔(Moore)型:输出信号仅仅取决于存储电路的状态， 而和该时刻的外部输入信号无关.（3）按时序电路的逻辑功能分类计数器、寄存器、移位寄存器null存储电路 存储电路由存储器件组成,能存储一位二值信号的器件 称为存储单元电路.存储单元电路大多是双稳态电路.双稳态电路特点:①具有两个稳定状态,用0 和1表示,在无外信号作用时, 电路长期处于某个稳定状态，这两个稳定状态可用来 表示一位二进制代码。②它有一个或多个输入端，在 外加信号激励下，可使 电路从一个状态转换成另一个状态。null两类存储单元电路 ：(1) 锁存器 (2) 触发器锁存器: 直接由激励信号控制电路状态的存储单元.触发器: 除激励信号外,还包含一个称为时钟的控制信号 输入端. 激励信号和时钟一起控制电路的状态.null锁存器和触发器工作波形示意图:null1. RS 锁存器的电路结构及逻辑符号 SD :置位端(置1端);RD :复位端(置0端);两个输入端(激励端):5.2.1 普通锁存器 5.2 锁存器 null2. RS 锁存器的逻辑功能分析设: 电路的原状态表示为Qn,新状态表示为Qn+1.① SD=0; RD=0 (无激励信号),有下列两种情况:结论: Qn+1=Qnnull② SD=0; RD=1 (置0信号有效):结论: Qn+1=0③ SD=1; RD=0 (置1信号有效):结论: Qn+1=1null④ SD=1; RD=1 (置0、置1同时信号有效):一般情况下，SD=RD=1应禁止使用。RS锁存器的约束条件： SDRD=0 。null3. RS锁存器的功能描述} 保持} 置0} 置1} 禁止① 特性表② 特性方程③ 状态图nullRS锁存器工作波形图（初态假设为0）null由与非门构成的RS锁存器：} 禁止} 置1} 置0} 保持null4. RS 锁存器的 VHDL 描述 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY rslatch IS PORT( nr,ns : IN std_logic; q,qb : BUFFER std_logic); END rslatch; ARCHITECTURE rtl OF rslatch IS SIGNAL q_temp,qb_temp:std_logic; BEGIN q<=NOT(ns AND qb); qb<=NOT(nr AND q); END rtl; null5.5.2 门控锁存器 在RS锁存器的基础上, 加控制信号,使锁存器状态转换的时间,受控制信号的控制.1. 门控RS锁存器（1）门控 RS 锁存器的电路结构及逻辑符号 nullRD=R·CSD=S·C当C=1时:门控RS锁存器功能和RS锁存器完全相同; 当C=0时:RD=SD=0,锁存器状态保持不变.（2）门控 RS 锁存器的逻辑功能分析 null①门控RS锁存器特性方程:（3）门控 RS 锁存器的逻辑功能描述 null② 门控RS锁存器特性表:null③ 门控RS锁存器工作波形图:null2. 门控 D 锁存器 能将呈现在激励输入端的单路数据D存入交叉耦合结构的锁存器单元中.（1）门控 D 锁存器的电路结构及逻辑符号null（2）门控 D 锁存器的逻辑功能分析 null2）D锁存器特性表:1）D锁存器特性方程:Qn+1=D（3）门控 D 锁存器的逻辑功能描述 3）状态图：null4）D锁存器工作波形图: (假设初态为0)null（4）门控 D 锁存器的 VHDL 描述 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY dlatch IS PORT( c,d : IN std_logic; q,qb : OUT std_logic); END dlatch; ARCHITECTURE rtl OF dlatch IS SIGNAL q_temp,qb_temp:std_logic; BEGIN PROCESS(c,d) BEGIN IF(c='1') THEN q_temp<=d; qb_temp<=NOT(d); END IF; END PROCESS; q<=q_temp; qb<=qb_temp; END rtl; null5.2.3 集成锁存器null5.3 触发器 利用一个称为“时钟”的特殊定时控制信号去限制存 储单元状态的改变时间,具有这种特点的存储单元电路称 为触发器.null5.3.1 主从触发器 1. 主从RS 触发器（1）主从 RS 触发器的电路结构null（2）主从 RS 触发器的工作原理 1）在CLK=0时,主锁存器F1的控制门打开,处于工作状态,主锁存器按S、R的值改变中间状态Qm;从锁存器F2的控制门关闭,处于保持状态; 2) 在CLK由0转换到1时,主锁存器F1的控制门关闭,进入 保持状态; 从锁存器F2的控制门打开,处于工作状态,电路 根据 Qm的状态改变输出状态;null主从 RS 触发器的电路特点：1）CLK脉冲不论在低电平或高电平期间,电路的输出状态 最多只改变一次;(常把控制信号有效期间,输出状态发生多次变化的现象称为空翻)2) 将主从RS触发器用于时序电路中,不会因不稳定而产 生振荡.null主从 RS 触发器的电路符号：null主从RS触发器的特性表、 特性方程和RS锁存器基本 相同,只是在列特性表时, 要加上CLK脉冲标志.（3）主从 RS 触发器的逻辑功能描述1）主从RS触发器的特性表2）主从RS触发器的特性方程null3） 主从RS 触发器的定时波形null思考题(设主从RS触发器的初始状态为0)null补充:null2. 主从D 触发器工作原理:(1) 当CLK=0时,主锁存器被选通,Qm=D, 从锁存器保持原态;(2) 当CLK由0转换到1时,主锁存器保持原态, 从锁存器被选 通,Q=Qm;特性方程:Qn+1=Dnull定时波形图（设初始状态为0）null3. 主从JK 触发器为去除主从RS触发器的约束条件:RS=0,设计出主从JK触发器.（1）主从JK触发器的一种结构和逻辑符号null（2）主从JK触发器的特点 1) 电路以D触发器为核心,故不存在约束条件; 3) 由电路可见,CLK是经一个非门送入D触发器,所以 这种结构的JK触发器为CP下降沿到达时改变状态.null(4) 状态图null(5) 带异步清零、置1端并具有多驱动输入的JK触发器。J=J1·J2 K=K1·K2null (6) 主从JK触发器定时波形null 思考:null主从触发器抗干扰能力不强4. 主从触发器的缺陷上升沿翻转的主从RS触发器null5.3.2 边沿触发器边沿触发器的特点: 在时钟为稳定的0或1期间,输入信号都不能进入触发器,触发器的新状态仅决定于时钟脉冲有效边沿到达前一瞬间以及到达后极短一段时间内的输入信号.边沿触发器具有较好的抗干扰性能.null1. 维持阻塞D触发器(1) 电路结构与逻辑符号null(2) 维持阻塞D触发器特性表和工作波形图↑表示上升沿触发.null思考：FF1为D锁存器 FF2和FF3为边沿型D触发器，画出Q1、Q2和Q3的波形（初始状态均为0） nullnull2.负边沿JK触发器null思考：FF1， FF2为负边沿型触发器，画出Q1、Q2的波形（初始状态均为0） null3.CMOS边沿D触发器CMOS边沿D触发器由CMOS传输门构成，属主从结构,但具有边沿触发器的特点。 (1)电路结构由图可知，当CLK=0时，TG1和TG4 导通， TG2和TG3截止；当CLK=1时， TG1和TG4截止， TG2和TG3导通。null(2) 工作原理① 当CLK=0时, TG1和TG4导通,TG2和TG3截止: null② 当CLK由0变成1时, TG2和TG3导通,TG1和TG4截止: 可见，这种形式的触发器属于上升边沿触发的D触发器。null5.3.3 集成触发器null5.4 触发器使用中的几个问题5.4.1 触发器逻辑功能的转换触发器逻辑功能转换示意图:将已有触发器转换 为所需触发器的功 能,实际上是求转换 电路,即求转换电路 的函数表达式: X=f1(A,B,Qn) Y=f2(A,B,Qn)null1. 代数法 通过比较已有触发器和待求触发器的特性方程, 求转换 电路的函数表达式.null例: 把JK触发器转换为D触发器.待求D触发器的特性方程为: Qn+1=D为求出转换电路的函数表达式,可将D触发器的特性方程转换为:比较JK触发器的特性方程,可得:null例: 将JK触发器转换为T触发器.T触发器的特性 归纳为: T=0 保持 T=1 翻转null注意：在这个电路中，由于采用的是下降边沿JK触发器，所以得到的T触发器也是下降边沿的。null2. 图表法例: 把RS触发器转换为JK触发器.① 首先列出待求JK触发器的特性表;② 根据RS触发器的特性,列 出当满足JK触发器特性时 S、R端应加的信号;null③ 写出下列两个表达式: S=f1（J，K，Qn） R=f2（J，K，Qn）× 0 1 × 0 0 1 0R=KQnnull转换电路图例：试用D触发器和四选一MUX构成一个多功能触 发器，其功能如下表所示。表中L、T为控制变量，N为数据输入变量。null解：① 列表；② 设L、T为MUX的地址 变量， 求MUX 的数据 端输入信号； ③ 画逻辑图。null5.4.3 触发器的合理选用1. 从逻辑功能来选择触发器如果要将输入信号存入到触发器中，则选择 D触发器。 如果需要一个输入信号，且要求触发器具有翻转和保持的功能，则选择 T 触发器。 如果只需要翻转功能，则选用 T’触发器。 如果需要两个输入信号，要求触发器具有置 0、置 1、保持、翻转功能，则选用 JK 触发器。nullTTL触发器的速度较快。 CMOS 触发器的优点是功耗低和抗干扰能力强。3. 从制造工艺来选择触发器 2. 从电路结构形式来选择触发器如果触发器只用作寄存一位二值信号，则可以选用门控锁存器 ，这种器件电路简单、价格低廉。 如果输入信号不够稳定或易受干扰，则选用边沿触发器；可以避免空翻现象的发生，提高电路的可靠性。null5.5 触发器应用举例 1．消颤开关null补充：按键式开关的防抖动电路null2. 单脉冲发生器null5.6 时序逻辑电路的分析与设计 时序逻辑电路的分析方法分析目的: 所谓分析，就是由给定电路，来找出电路的功能。对时序逻辑电路而言，本质上是求电路在不同的外部输入和当前状态条件下的输出情况和状态转换规律. 同步时序逻辑电路和异步时序逻辑电路有不同的分析方法。null5.6.1 同步 时序逻辑电路的分析 由于在同步时序电路中，各触发器的动作变化是在 CLK脉冲作用下同时发生的，因此，在同步电路的分析 中,只要知道了在当前状态下各触发器的输入（即驱动信 号）,就能根据触发器的特性方程,求得电路的下一个状态, 最终找到电路的状态转换规律。null(3) 根据状态方程和输出方程,列出状态表;(4) 根据状态表画出状态图或时序图;(5) 由状态表或状态图(或时序图)说明电路的逻辑功能.分析步骤:列出时序电路的输出方程和驱动方程(即该时序电路中组合电路部分的逻辑函数表达式);(2) 将上一步所得的驱动方程代入触发器的特性方程,导出 电路的状态方程;null例: 分析下列时序电路.(1) 写出输出方程和驱动方程.Z=A⊕B⊕Qn(2) 写出状态方程.null(3) 列出状态表.(4) 画状态图.Z=A⊕B⊕Qnnull(5) 说明逻辑功能. 串行输入串行输出的时序全加器. A和B为两个二进制加数, Qn为低位来的进位,Z表示相加的结果,Qn+1表示向高位的进位.问题：全加器如何工作？ 一位一位串行加null例: 分析下列时序电路的逻辑功能.null5.功能: 1111序列检测器null1、 同步时序逻辑电路的一般步骤例: 用D触发器设计满足下列状态表所示的同步电路.表中S为状态,共有A、B、C、D 四个状态；X 为输入变量。5.6.3 同步时序逻辑电路的设计null① 根据原始状态表 ，对状态进行编码② 画出编码后的状态表（为方便起见,画成卡诺图形状);③ 分离状态表,求输出方程、状态方程、驱动方程(对D触发器而言,就是驱动方程);④ 根据驱动方程和输出方程画出逻辑图.（电路略）nullnull(1) 根据逻辑要求,建立原始状态表或原始状态图;(2) 利用状态化简技术,简化原始状态表,消去多余状态;(3) 状态分配或状态编码,即将简化后的状态用二进制代码 表示; (4) 选择触发器类型,并根据编码后的状态表求出驱动方程 和输出方程; (5) 检查自启动性,若在所设计电路中存在无效状态,则必须 检查电路能否自启动,如果不能自启动,则需修改设计;(6) 画出逻辑图.由触发器设计同步时序逻辑电路的一般步骤：null例: 试设计一个“111”序列检测器.要求: 当连续输入三个 或三个以上“1”时,输出为“1”,否则输出为“0”.解: (1) 建立原始状态表nullS0: 输入0以后的状态;(即未收 到 一个“1”以前的状态);S1: 输入一个“1”以后的状态; S2: 连续输入二个“1”以后的状态; S3: 连续输入三个或三个以上“1” 以后的状态原始状态图null状态S2和S3 在相同的输入下有相同的输出,而次态也相同, 称S2和S3两个状态等价.等价状态仅需保留一个. 这里,去除 S3, 保留S2, 可得简化状态图.(2) 状态化简null(3) 状态编码 3个状态,需要2个触发器,每个状态用2位二进制编码.null(4) 选择触发器类型,求驱动方程和输出方程;当触发器选定以后，可根据状态表, 对照触发器的输入表, 求出驱动方程.四种常用触发器的输入表0 1 0 10 1 1 0null 本例如选用JK触发器,对照状态表和JK触发器的输 入表,可列出驱动卡诺图和输出卡诺图.null驱动方程：null 本例如选用D触发器,对照状态表和D触发器的输 入表,可列出驱动卡诺图和输出卡诺图.null(5) 检查自启动特性本例存在无效状态Q1Q0=11,由上面卡诺图可见: 当Q1Q0=11时,若X=0,则D1D0=00, 次态为00; 当Q1Q0=11时,若X=1,则D1D0=10, 次态为10; 结论: 能自启动.null(6) 画逻辑图和完整的状态图.null例: 试用JK触发器设计一个可控电路：X为控制信号，当X=0时，电路按照0，1，2，3，0，1，2，3，……的规律做加法计数；当X=1时，电路按照3，2，1，0，3，2，1，0，……的规律做减法计数。 （该电路称为模4可逆计数器，有关计数器的概念将在第6章中详细介绍）null解: 电路有4个状态: S0、S1、S2和S3,状态图和状态表为null分离状态表，求出状态方程(求驱动方程的第二种方法)null参考JK触发器特性方程: 可得: J0=K0=1null5.6.4 有限状态机的VHDL描述有限状态机（Finite State Machine，简称FSM）是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。有限状态机分类： Moore型有限状态机和Mealy型有限状态机 null1．Moore型有限状态机的VHDL描述Moore型有限状态机的结构框图null【例5.16】 用VHDL语言设计一个如下面的状态图所示的Moore型有限状态机。nulllibrary ieee; use ieee.std_logic_1164.all; ENTITY moore IS PORT( clk,in1,reset : IN STD_LOGIC; out1: OUT STD_LOGIC_vector(3 downto 0)); END ; architecture bhv of moore is type state_type is (s0,s1,s2,s3); --状态说明 signal current_state,next_state:state_type;nullbegin p0: process (clk,reset) --时钟进程 begin if reset='1' then current_state <= s0; elsif clk'event and clk='1'then current_state<=next_state; end if; end process;nullp1: process(current_state,in1) --组合进程 begin CASE current_state IS WHEN s0 =>if in1='1'then next_state<=s1; end if; WHEN s1 =>if in1='0'then next_state<=s2; end if; WHEN s2 =>if in1='1'then next_state<=s3; end if; WHEN s3 =>if in1='0'then next_state<=s0; end if; END CASE; end process;nullp2:process(current_state) --组合进程 begin case current_state is when s0 => out1 <="0000"; when s1 => out1 <="1001"; when s2 => out1 <="1100"; when s3 => out1 <="1111"; end case; end process; end bhv;null2. Mealy型有限状态机的VHDL描述Mealy型有限状态机的结构框图null【例5.17】 用VHDL语言将例5.16设计成一个Mealy型有限状态机，其状态图如下图所示。nulllibrary ieee; use ieee.std_logic_1164.all; ENTITY mealy IS PORT(clk,in1,reset: IN STD_LOGIC; out1: OUT STD_LOGIC_vector(3 downto 0)); END ; architecture bhv of mealy is type state_type is (s0,s1,s2,s3); signal state:state_type;nullbegin p0: process (clk,reset) begin if reset='1' then state<=s0; elsif clk'event and clk='1'then CASE state IS WHEN s0 =>if in1='1'then state<=s1; end if; WHEN s1 =>if in1='0'then state<=s2; end if; WHEN s2 =>if in1='1'then state<=s3; end if; WHEN s3 =>if in1='0'then state<=s0; end if; END CASE; end if; end process p0; 该进程完成状态转换的描述nullout_p:process(state,in1) begin case state is when s0 => if in1='1' then out1 <="1001"; else out1 <="0000"; end if; when s1 => if in1='0' then out1 <="1100"; else out1 <="1001"; end if; nullwhen s2=> if in1='1' then out1 <="1111"; else out1 <="1100"; end if; when s3 => if in1='0' then out1 <="0000"; else out1 <="1111"; end if; end case; end process; end bhv;该进程完成由状态和输入决定输出