数字电路课件_第五章

nullnull5 锁存器和触发器5.1 双稳态存储单元 电路 模拟电路李宁答案12数字电路仿真实验电路与电子学第1章单片机复位电路图组合逻辑电路课后答案 5.2 锁存器5.3 触发器的电路结构和工作原理5.4 触发器的逻辑功能null教学基本要求1、掌握锁存器、触发器的电路结构和工作原理 2、熟练掌握SR触发器、JK触发器、D触发器及T触发器的逻辑功能 3、正确理解锁存器、触发器的动态特性 null 1、时序逻辑电路锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。结构特征:由组合逻辑电路和存储电路组成,电路中 存在反馈。工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。 null2、锁存器与触发器共同点：具有0和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。 不同点：锁存器---对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。触发器---对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。5.1 双稳态存储单元电路5.1 双稳态存储单元电路5.1.1 双稳态的概念5.1.2 双稳态存储单元电路 1、电路结构 Q端的状态定义为电路输出状态。电路有两个互补的输出端反馈null2、逻辑状态分析——电路具有记忆1位二进制数据的功能 如 Q = 1如 Q = 010011电路的1状态电路的0状态null3、模拟特性分析null5.2.1 SR锁存器5.2 锁存器1、基本SR锁存器初态：R、S信号作用前Q端的状态，初态用Qn 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 示。次态：R、S信号作用后Q端的状态次态用Qn+1表示。null1) 工作原理R=0、S=0状态不变null无论初态Qn为0或1，锁存器的次态都为1态。 信号消失后新的状态将被记忆下来。R=0、S=1置1null无论初态Qn为0或1，锁存器的次态都为0态。 信号消失后新的状态将被记忆下来。R=1 、 S=0置0nullS=1 、 R=1状态不确定约束条件: SR = 0当S、R同时回到0时，由于两个或非门的延迟时间无法确定，使得锁存器最终稳定状态也不能确定。锁存器的输出既不是0态，也不是1态2）逻辑符号与逻辑功能表2）逻辑符号与逻辑功能表因此，称S为置1端，R为置0端，都是高电平有效null3）工作波形不变置1不变置0置1不变不变0 10 01 00 00 00 01 0Qnull4）用与非门构成的基本SR锁存器a.电路图约束条件: SR = 0null 例 运用基本SR锁存器消除机械开关触点抖动引起 的脉冲输出。 null开关接A时振动,Q=1 开关离开A Q不变开关接 B振动 Q=0null2、逻辑门控SR锁存器基本SR锁存器使能信号控制门电路null工作原理： S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0 S=1，R=1：Qn+1不定E=1：E=0：状态发生变化。 状态不变nullnull5.2.2 D锁存器1、逻辑门控D锁存器nullS =0 R=1D=0Q = 0D=1Q = 1=DS =1 R=0D锁存器的功能表逻辑功能null2、传输门控D锁存器 (c) E=0时(b) E=1时(a) 电路结构TG2导通， TG1断开 TG1导通， TG2断开Q = DQ 不变null(d) 工作波形 null3、D锁存器的动态特性定时图:表示电路动作过程中，对各输入信号的 时间要求以及输出对输入信号的响应时间。 D锁存器的定时图null74HC/HCT373 八D锁存器4、典型集成电路null74HC/HCT373的功能表L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。null5.3 触发器的电路结构和工作原理锁存器与触发器锁存器在E的高(低)电平期间对信号敏感触发器在CP的上升沿(下降沿)对信号敏感在VerilogHDL中对锁存器与触发器的描述语句是不同的null主锁存器与从锁存器结构相同1、电路结构5.3.1 主从触发器TG1和TG4的工作状态相同TG2和TG3的工作状态相同null2、由传输门组成的CMOS边沿D触发器 工作原理：TG1导通，TG2断开——输入信号D 送入主锁存器。TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时:Q跟随D端的状态变化，使Q=D。 null(2) CP由0跳变到1 :触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开——从锁存器Q的信号送Q端。D=X0 11 0null对CP上升沿敏感的边沿触发器工作波形逻辑符号null工作波形逻辑符号对CP下降沿敏感的边沿触发器null。3、典型集成电路 74HC/HCT74 中D触发器的逻辑图null 74HC/HCT74的功能表74HC/HCT74的逻辑符号和功能表具有直接置1、直接置0，正边沿触发的D触发器直接 置1 直接 置0完成 D功 能null已知触发器的输入波形，试对应画出Q端输出波形 null5.3.2 维持阻塞触发器1、电路结构 由3个SR锁存器组成nullCP = 0 2、工作原理 Qn+1=Qn（保持）D 信号进入触发器,为状态刷新作好准备011Dnull当CP 由0 跳变为101D100在CP脉冲的上升沿，触发器按此前的D信号刷新null当CP =1在CP脉冲的上升沿到来瞬间使触发器的状态变化101100null3、典型集成电路-----74F74 与主从D触发器的逻辑符号相同， 因为其逻辑功能相同。null5.3.4 触发器的动态特性 动态特性反映其触发器对输入信号和时钟信号间的时间要求，以及输出状态对时钟信号响应的延迟时间。 建立时间保持时间脉冲宽度传输延时时间传输延时时间null保持时间tH ：保证D状态可靠地传送到Q建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触发器状态得到正确的转换。最高触发频率fcmax ：触发器内部都要完成一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。触发脉冲宽度tW ：保证内部各门正确翻转。传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间null5.4 触发器的逻辑功能不同逻辑功能的触发器国际逻辑符号null5.4.1 D 触发器 1、特性表 2、特性方程Qn+1 = D 3、状态图nullJ = K= 0Qn= 0Qn+1= 0Qn= 1Qn+1= 1J = 0 K= 1Qn= 0Qn+1= 0Qn= 1Qn+1= 0J=1 K= 0Qn= 0Qn+1= 1Qn= 1Qn+1= 1J =K= 1Qn= 0Qn+1= 1Qn= 1Qn+1= 0不变置0置1翻转5.4.2 JK触发器 nullJ=X K=1J=1 K=XJ=X K=0J=0 K=X1、特性表 2、特性方程3、状态转换图null 例 设下降沿触发的JK触发器时钟脉冲和J、K信号的波形 如图所示试画出输出端Q的波形。设触发器的初始状态为0。例 画出如图所示工作波形例 画出如图所示工作波形null5.4.3 T触发器 3、特性方程4、状态转换图null5、T′触发器时钟脉冲每作用一次，触发器翻转一次。 输入端T固定接高电平null5.4.4 SR触发器 1、特性表 2、特性方程3、状态图null5.4.5 D触发器功能的转换1、D触发器构成JK触发器null2、D触发器构成T触发器null3、D触发器构成T'触发器二分频null锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储1位二值信息。 锁存器是对脉冲电平敏感的电路，它们在一定电平作用下改变状态。 触发器是对时钟脉冲边沿敏感的电路，它们在时钟脉冲的上升沿或下降沿作用下改变状态。 触发器按逻辑功能分类有D触发器、JK触发器、T（T'）触发器和SR触发器。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。小 结null本章作业P238 5.2.4 P240 5.4.1 P240 5.4.3 P240 5.4.5