第二章EDA流程与工具

nullnull第2章 EDA设计流程及其工具 介绍FPGA/CPLD开发和ASIC设计的流程，以及与这些设计流程中各环节相关的EDA工具软件，开发平台Quartus II简介和IP核简述。null图形输入/VHDL文本输入综合FPGA/CPLD 适配FPGA/CPLD 编程下载FPGA/CPLD 器件和电路系统时序与功能 门级仿真时序仿真逻辑综合器结构综合器1、isp(在系统可编程)方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP(掩模)器件编程 2.1 FPGA／CPLD设计流程应用FPGA/CPLD的EDA开发流程:功能仿真null2.1.1 设计输入(原理图／HDL文本编辑)1. 图形输入 原理图输入（使用原理图编辑器） 状态图输入(使用状态图编辑器，输入状态转换图） 波形图输入（画出输入、输出信号波形，则EDA工具可以自动设计出模块内的电路）null图形输入的优点： 直观、易于控制逻辑资源的使用，节省面积等等 图形输入的缺点： 没有标准化（不同软件之间格式和编译方式都不同，不兼容）； 易读性差； 适合于小规模的设计，大规模的设计难度大； 设计模块可移植性差； 电路结构已经确定，之后EDA优化处理的余地小； 不能进行行为级的描述，难以采用自顶向下的设计 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 。null2. HDL文本输入 将使用了某种硬件描述语言(HDL)的电路设计文本（如VHDL或Verilog的源程序），进行编辑输入。 HDL文本输入 方法 快递客服问题件处理详细方法山木方法pdf计算方法pdf华与华方法下载八字理论方法下载 克服了原理图输入法存在的所有弊端。易读性、可移植性好，易于进行大规模的设计。null2.1.2 综合 将设计者在EDA开发平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。 综合器工作前，必须给定最后实现的硬件结构参数，将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相互对应的映射关系。null2.1.3 适配 适配器也称结构综合器，是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。 逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。null2.1.4 功能仿真与时序仿真时序仿真功能仿真 就是接近真实器件运行特性的仿真， 仿真文件中己包含了器件硬件特性参数， 因而，仿真精度高。 是直接对VHDL、原理图描述或其他 描述形式的逻辑功能进行测试模拟，以了解 其实现的功能是否满足原设计的要求的过程， 仿真过程不涉及任何具体器件的硬件特性。null2.1.5 编程下载 通常将对CPLD的下载称为编程(Program)，对FPGA中的SRAM进行直接下载的方式称为配置(Configure)，但对于OTP FPGA的下载和对FPGA的专用配置ROM的下载仍称为编程。 FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是： a)将以乘积项结构方式构成逻辑行为的器件称为CPLD； b)将以查表法结构方式构成逻辑行为的器件称为FPGA。2.1.6 硬件测试 最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。null2.2 ASIC及其设计流程 ASIC(Application Specific Integrated Circuits，专用集成电路)是相对于通用集成电路而言的，ASIC主要指用于某一专门用途的集成电路器件。ASIC分类大致可分为数字ASIC、模拟ASIC和数模混合ASIC。null2.2.1 ASIC设计方法 按版图结构及制造方法分，有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制方法 是一种基于晶体管级的，手工设计版图的制造方法。 半定制法 是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。ASIC设计方法全定制法半定制法门阵列法标准单元法可编程逻辑器件法null门阵列法： 也叫母片法，它预先设计和制造好各种规模一定数目的基本单元的母片，母片之间的连接可以改变。IC厂家根据网表文件对网表中使用的单元在母片阵列上进行布局，然后布线，即将网表映射到器件中，从而完成芯片的设计。 优点：涉及的 工艺 钢结构制作工艺流程车尿素生产工艺流程自动玻璃钢生产工艺2工艺纪律检查制度q345焊接工艺规程 少，模式 规范 编程规范下载gsp规范下载钢格栅规范下载警徽规范下载建设厅规范下载 ，自动化程度高、设计周期短，造价低，适合于小批量的ASIC设计。 缺点：芯片面积利用率低，灵活性差，对设计限制过多。null标准单元法： 预建完善的版图单元库，库中包含物理版图级表达的各种电路元件和电路模块“标准单元”，可供用户调用以设计不同的芯片。使用什么单元就调用什么单元，然后将这些单元连接起来。 自动化程度高，设计周期短，设计效率高，是目前应用最广的设计方法之一。 工艺更新后，其库也更新，但工作量大。 跟可编程器件类似：都是建立在标准单元库的基础上。null可编程器件法： 可编程器件PLD是一种半定制的逻辑芯片，芯片内的资源和连线资源是由厂家预先指定好的，可以方便地通过编程下载获得重新配置。可以配置成各种功能的单元。 优点：现场可编程，设计周期短，设计效率高。 缺点：跟ASIC相比，其性能、速度、单位成本都不具备竞争力，也不能代替通用IC。如CPU、RAM等。null2.2.2 一般ASIC设计的流程系统规格说明系 统 划 分逻辑设计与综合综合后仿真芯 片 测 试版 图 设 计版 图 验 证参数提取与后仿真制版、流片nullEDA工具大致可以分为如下5个模块：设计输入编辑器仿真器HDL综合器适配器(或布局布线器)下载器2.3 常用EDA工具 FPGA/CPLD器件厂家提供的集成开发工具可以完成全部的设计流程，但某些功能有限，常采用专用工具。null EDA工具软件1、ALTERA： MAX+PLUSII、QUARTUSII2、LATTICE： isp EXPERT SYSTEM、 isp Synario ispDesignExpert SYSTEM ispCOMPILER、PAC-DESIGNER3、XILINX： FOUNDATION、ISE4、FPGA Compiler、FPGA Express、Synplify、 Leonardo Spectrum ...5、EDA公司 ： CADENCE、EXEMPLAR、 MENTOR GRAPHICS、OrCAD、SYNOPSYS、 SYNPLICITY、VIEWLOGIC、...null QuartusII是Altera提供的FPGA/CPLD开发集成环境。是Altera前一代FPGA／CPLD集成开发环境MAX+plus II的更新换代产品，在21世纪初推出，其界面友好，使用便捷。在QuartusII上可以完成面向FPGA/CPLD的整个开发流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。 2.4 QuartusII概述 本课程的实验都是基于QuartusII的，其应用方法和设计流程对于其他流行的EDA工具的使用具有一定的典型性和一般性。nullQuartus II设计流程 目前最新版本为Quartus II 9.1 （FPGA/CPLD开发流程）（对应EDA开发流程）null IP(Intellectual Property)就是知识产权核或知识产权模块，在EDA技术和开发中具有十分重要的地位。IP核软 IP固 IP硬 IP2.5 IP核软IP：用VHDL等硬件描述语言描述的功能模块，是一种HDL源代码文件，不涉及到硬件工艺库。灵活，适应性好，但不一定能满足整体的设计性能，不能获得全面的性能优化，应用时可能需要一定的修改。固IP：完成了综合的功能块，以网表文件的形式提交客户使用，涉及到硬件工艺库。 应用时成功率较高，但灵活性小。硬IP：提供设计的最终阶段产品：掩模。 方便，但灵活性更小。null作业：P26 1、2、3、4