数字电路实验实验报告1

数字电路实验实验报告1 姓名: 袁平欣 学号: 20107990 - 1 - 实验一 逻辑门电路的逻辑功能及测试 一(实验目的 1(掌握了解TTL系列、CMOS系列外形及逻辑功能。 2(熟悉各种门电路参数的测试 方法 快递客服问题件处理详细方法山木方法pdf计算方法pdf华与华方法下载八字理论方法下载 。 3. 熟悉集成电路的引脚排列，如何在实验箱上接线，接线时应注意什么。 二、实验仪器及材料 a)TDS-4数电实验箱、双踪示波器、数字万用表。 b)1)CMOS器件: CC4011 二输入端四与非门 1 片 CC4071 二输入端四或门 1片 2)TTL器件: 74LS86 二输入端四异或门 1 片 74LS02 二输入端四或非门 1 片 74LS00 二输入端四与非门 1片 74ls125 三态门 1片 74ls04 反向器材 1片 三(实验原理 1(本实验所用到的集成电路的引脚功能图见附录。 2(门电路是最基本的逻辑元件，它能实现最基本的逻辑功能，即其输入与输出之间 存在一定的逻辑关系。 TTL集成门电路的工作电压为“5V?10%”。本实验中使用的TTL集成门电路是双列直插型的集成电路，其管脚识别方法:将TTL集成门电路正面(印有集成门电路型号标记)正对自己，有缺口或有圆点的一端置向左方，左下方第一管脚即为管脚“1”，按逆时针方向数，依次为1、2、3、4????????????。如图1—1所示。具体的各个管脚的功能可通过查找相关手册得知，本书实验所使用的器件均已提供其功能。 图1—1 3(图1—2分别为基本门电路各逻辑功能的测试方法。 - 2 - 4.图1,3是为了理解TTL逻辑门电路多余端的处理方法。 5.图1,4为三态门逻辑功能测试。 四.实验内容及步骤 选择实验用的集成电路，按自己 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 的实验接线图接好连线，特别注意Vcc及GND不能连接错。线连接好后经检查无误方可通电实验。 1. TTL门电路及CMOS门电路的功能测试。 将CMOS或门CC4071,TTL与非门74LS00、和或非门74LS02分别按图1-2连线: 输入端,、,接逻辑开关，输入端,接发光二极管，改变输入状态的高低电平，观察 二极管的亮灭，并将输出状态填入表1-1中: 表1-1 输 入 输 出Y 输 出Y输 出Y12 3 A B CD4071 74LS00 74LS02 0 0 0 1 1 0 1 1 1 0 1 0 1 1 0 1 1 1 0 0 逻辑表达式 Y=A+B Y=A 逻辑功能 - 3 - 2.TTL门电路多余输入端的处理方法: 将74LS00和74LS02按图示1-3连线后，A输入端分别接地、高电平、悬空、与B端并接，观察当B端输入信号分别为高、低电平时，相应输出端的状态，并填表1-2. 3.TTL三态门逻辑功能测试: 将TTL三态门74ls125和反相器按图1-4连线，输入端A、B、G分别接逻辑开关，输出端接发光二极管，改变控制端G和输入信号A、B的高低电平，观察输出状态，并填表1-3. 表1-2 输 入 输 出 A B 74LS00Y1 74LS02Y2 接地 0 1 表1-3 高电平 0 G A B Y 表达式 1 0 0 1 悬空 0 0 1 0 1 1 0 1 A、B并接 0 1 1 0 1 五(总结 1. 通过实验 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 ， 说明 关于失联党员情况说明岗位说明总经理岗位说明书会计岗位说明书行政主管岗位说明书 TTL门电路多余端的处理方法有: CMOS门电路多余端的处理方法有: 2( 说明三态门有 特点。 - 4 - 实验二 组合逻辑电路的设计 一、实验目的 1.掌握组合逻辑电路的设计方法及功能测试方法。 2.熟悉组合电路的特点。 二、实验仪器及材料 a) TDS-4数电实验箱、双踪示波器、数字万用表。 b) 参考元件:74LS86、74LS00。 三、实验原理 1(本实验所用到的集成电路的引脚功能图见附录 2.用集成电路进行组合逻辑电路设计的一般步骤是: 1)根据设计要求，定义输入逻辑变量和输出逻辑变量，然后列出真值表; 2)利用卡诺图或公式法得出最简逻辑表达式，并根据设计要求所指定的门电路或选 定的门电路，将最简逻辑表达式变换为与所指定门电路相应的形式; 3)画出逻辑图; 4)用逻辑门或组件构成实际电路，最后测试验证其逻辑功能。 四、实验内容 1(用四2输入异或门(74LS86)和四2输入与非门(74LS00)设计一个一位全加器。 1)列出真值表,如下表2-1。其中Ai、Bi、Ci分别为一个加数、另一个加数、低 位向本位的进位;Si、Ci+1分别为本位和、本位向高位的进位。 表 2-1 全加器真值表 Ai Bi Ci Si Ci+1 2)由表2-1全加器真值表写出函数表达式。 S= i C= i，1 3)将上面两逻辑表达式转换为能用四2输入异或门(74LS86)和四2输入与非门 (74LS00)实现的表达式。 S= i - 5 - = Ci，1 4)画出逻辑电路图如下: 2.在一个射击游戏中，每人可打三枪，一枪打鸟(A)，一枪打鸡(B)，一枪打兔子(C)。 规则是:打中两枪并且其中有一枪必须是打中鸟者得奖(Z)。试用与非门设计判断 得奖的电路。(请按照设计步骤独立完成之) 1)真值表 2)输出表达式: A B C Z 3)逻辑电路图 - 6 - 实验三 数据选择器及应用 一、实验目的 1.熟悉中规模集成数据选择器的逻辑功能及测试方法。 2.学习用集成数据选择器进行逻辑设计。 二、实验仪器及材料 a) TDS-4数电实验箱、双踪示波器、数字万用表。 b) 参考元件:数据选择器74LS153一片。 三、实验原理 1.74LS153的引脚功能图见附录。 2.数据选择器 数据选择器(multiplexer)又称为多路开关，是一种重要的组合逻辑部件，它可 以实现从多路数据传输中选择任何一路信号输出，选择的控制由专列的端口编码决定， 称为地址码，数据选择器可以完成很多的逻辑功能，例如函数发生器、并串转换器、 波形产生器等。 用数据选择器实现组合逻辑函数 1) 选择器输出为 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 与或式，含地址变量的全部最小项。例如四选一数据选择器 输出如下: 而任何组合逻辑函数都可以表示成为最小项之和的形式，故可用数据选择器实现。N个地址变量的数据选择器，不需要增加门电路最多可实现N+1个变量的逻辑函数。 2)步骤: ?写出函数的表准与或式，和数据选择器输出信号表达式。 ?对照比较确定选择器各输入变量的表达式。 ?根据采用的数据选择器和求出的表达式画出连线图。 四、实验内容 1(验证74LS153的逻辑功能 将双四选一多路数据选择器74LS153 接成的电路如图3-1所示,将A1、A0接逻辑开关，数据输入端D0,D3接逻辑开关，输出端Y接发光二极管。观察输出状态并填表3-1。 图3-1 - 7 - 输 入 输 出 A1 A0 D3 D2 D1 D0 Y 1 × × × × × × 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 0 0 0 0 1 1 1 0 0 0 表3-1 2(用4选1数据选择器74LS153设计三输入多数表决电路 1)设计过程。 2) 74LS153上连接好电路。 - 8 - 3)验证逻辑功能。 3(用双4选1数据选择器74LS153实现全加器 1)设计过程。 2)画出接线图并在74LS153上连接好电路。 3)验证逻辑功能。 - 9 - 实验四 译码器及应用 一、实验目的 1、掌握中规模集成译码器的逻辑功能和使用方法 2、掌握译码器的级联方法及测试方法。 二、实验仪器及材料 a)TDS-4数电实验箱、双踪示波器、数字万用表。 b)参考元件:译码器74ls139、74LS138各一片. 三、实验原理 1(数据选择器74ls139、74LS138各引脚功能图见附录。 2(译码:是编码的反过程，是将给定的二进制代码翻译成编码时赋予的原意。 译码器:实现译码功能的电路。 多输入、多输出组合逻辑电路。 译码器特点:(1) (2)输入是以n位二进制代码形式出现，输出是与之对应的电位信 息。 译码器分类: 通用译码器:二进制、二?十进制译码器。 显示译码器:TTL共阴显示译码器、TTL共阳显示译码器、CMOS 显示译码器。 本实验主要来学习二进制译码器:用以表示输入变量的状态，如2线,4线、3线, nn 8线和4线,16线译码器。若有n个输入变量，则有2个不同的组合状态，就有2个输出端供其使用。而每一个输出所代表的函数对应于n个输入变量的最小项。 四、实验内容 1(译码器功能测试 将74LS139双2线—4线译码器按图4-1所示连接。输入端A1、A0接逻辑开关， 输出Y0~ Y3接发光二极管。改变逻辑开关的状态，观察输出，写出Y0~ Y3的数值 (完成表4-1)及其表达式。 =,,,,, =,,,,, =,,,,, =,,,,, 2(译码器的级联应用: - 10 - 用2-4线译码器74LS139组成的电路如图4-2所示,按图连接,输入D0,D2接逻辑开关,输出Y0,Y7接发光二极管,改变输入信号的状态,观察输出,写出Y0 ,Y7的表达式,并填表4-2. D2 D1 D0 表 图 4-2 表 4-2 3. 74LS138的应用: 用一片74LS138的3-8译码器及一片74LS20双与非门组成一位全加器的电路图,全加器的三个输入端为被加数X、加数Y、低位向高位的进位Ci-1,输出Si及本位进位输出为Ci。 1).写出真值表. - 11 - 2).写出逻辑表达式. 3).画出电路图. 4).通过实验分析验证所设计的电路是否正确. - 12 - 实验五 触发器 一、实验目的 1(熟悉基本RS触发器、D触发器、JK触发器、门控制锁存器的逻辑功能与特点。 2(掌握各功能端的作用。 3(学会使用双踪示波器波形和比较相位。 二(实验仪器及材料 a) TDS-4数电实验箱、双踪示波器、数字万用表。 b) 参考元件:与非门74LS00、D触发器74LS74、JK触发器74LS112。 三、实验原理 1(74LS00、74LS74、74LS112各引脚功能图见附录。 2(在输入信号为单端的情况下，D触发器用来最为方便，其状态方程为，其 输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触 发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数信号 的寄存，位移寄存，分频和波形发生等。使用时，查清所用集成块的型号、外型及 引线排列。 3(在输入信号为双端的情况下，JK触发器是功能完善.使用灵活和通用性较强的一种 触发器。本实验采用74LS76双JK触发器，是下降边沿触发的边沿触发器。J-K触 发器使用时要查清引线排列，其特征方程为 4(在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但可以利用转 换的方法获得其它功能的触发器。 四、实验内容及步骤 1(基本RS触发器 按图5-1连线接成基本RS触发器,、为输入信号，输出和分别接发光二极 管，改变输入，观察输出和端状态，并填表5-1 表5-1 0 0 0 1 1 0 1 1 图5-1 2.触发器: 1)验证D触发器逻辑功能。 将双D触发器74LS74中的一个触发器的，和D输入端分别接逻辑开关，CP端接 单次脉冲，输出端和分别接发光二极管，根据输出端状态，填表5-2: - 13 - 输 入 输 出 CP D 0 1 × × 1 0 × × ? 1 1 1 ? 1 1 0 表5-2 2)观察D触发器的计数状态 将D触发器的，端接高电平, 端与D端相连,这时D触发器处于计数状态,在 CP端加入1KHZ连续脉冲,用示波器双踪观察并记录CP、Q端的波形,Q及CP端的频率关系为: ，波形图如下: CP Q 3(JK触发器: 1)验证JK触发器的逻辑功能。 将双JK触发器74LS112中的一个触发器的、 、J、K输入端分别接实验箱的逻辑开关，CP端接单次脉冲，、端接发光二极管，观察输出并填表5-3。 输 入 输 出 CP J K 0 1 × × × 1 0 × × × 1 1 ? 0 0 1 1 ? 1 0 1 1 ? 0 1 1 1 ? 1 1 1 1 1 × × 表5-3 2)观察JK触发器的计数状态 将JK触发器的、和J、K输入端都接高电平这时触发器工作于计数状态，CP端加入频率为1KHZ的连续脉冲，用示波器双踪观察输出CP和输出Q端的波形。Q与CP之间频率为: ，波形图如下: CP Q - 14 - 4(J—K触发器的应用。 将J--K 触发器转换成T触发器并测试其功能。 1) 分析J--K 触发器、T触发器各输入变量和输出变量之间的关系，再将两触发器分析 对比看有何联系 J--K 触发器的特征方程为: T触发器的特征方程为: 2)由上可得将J--K触发器的J和K两输入变量做为一个输入变量就可成为T触发器。 原理如下图5-4: 图5-4 3)通过实验列出真值表来验证所设计的电路是否将J--K触发器转换成T触发器。 - 15 - 实验六 计数器及其应用 一、实验目的 1.熟悉中规模集成电路计数器的功能及应用。 2.掌握利用中规模集成电路计数器构成任意进制计数器的方法. 3.学会综合测试的方法。 二、实验仪器及材料 a) TDS-4数电实验箱、双踪示波器、数字万用表。 b) 参考元件:与非门74LS00、74LS161、74LS47各一片，7段数码一个。 三、实验原理 计数器对输入的时钟脉冲进行计数，来一个CP脉冲计数器状态变化一次。根据计数器计数循环长度M，称之为模M计数器(M进制计数器)。通常，计数器状态编码按二进制数的递增或递减规律来编码，对应地称之为加法计数器或减法计数器。 一个计数型触发器就是一位二进制计数器。N个计数型触发器可以构成同步或异步N位二进制加法或减法计数器。当然，计数器状态编码並非必须按二进制数的规律编码，可以给M进制计数器任意地编排M个二进制码。 在数字集成产品中，通用的计数器是二进制和十进制计数器。按计数长度、有效时钟、控制信号、置位和复位信号的不同有不同的型号。74LS161是集成TTL四位二进制加法计数器，其符号和管脚分布分别如下图所示: 表 6-1为74LS161的功能表: 表6-1 A B C D 0 × × × × ×××× 0 0 0 0 1 0 × × ? A B C D A B C D 1 1 0 × × ×××× 保持 1 1 × 0 × ×××× 保持 1 1 1 1 ? ×××× 计数 从表6-1可以知道74LS161在为低电平时实现异步复位(清零)功能，即复CR LD位不需要时钟信号。在复位端高电平条件下，预置端为低电平时实现同步预置功能， - 16 - 即需要有效时钟信号才能使输出状态 等于并行输入预置数A B C D。在复位和预置端都为无效电平时，两计数使能端输入使能信号，74LS161实现模16加法计数功能，;两计数使能端输入禁止信号， ，集成计数器实现状态保持功能，。在 时，进位输出端OC=1。 在数字集成电路中有许多型号的计数器产品，可以用这些数字集成电路来实现所需要的计数功能和时序逻辑功能。在设计时序逻辑电路时有两种方法，一种为反馈清零法，另一种为反馈置数法。 (1)反馈清零法 反馈清零法是利用反馈电路产生一个给集成计数器的复位信号，使计数器各输出端为零(清零)。反馈电路一般是组合逻辑电路，计数器输出部分或全部作为其输入，在计数器一定的输出状态下即时产生复位信号，使计数电路同步或异步地复位。反馈清零法的逻辑框图见图 6-2。 „ „ Q „ Q Q n-110 计数器 CP CP Z 6-2 反馈清零法框图 (2)反馈置数法 反馈置数法将反馈逻辑电路产生的信号送到计数电路的置位端，在滿足条件时，计数电路输出状态为给定的二进制码。反馈置数法的逻辑框图如图 6-3所示。 „ „ Q „ Q Q n-110 组合电路 计数器 CP D „ D n-10CP Z d „ d n-10 图 6-3 反馈清零法框图 在时序电路设计中，以上两种方法有时可以并用。 - 17 - 四、实验内容及步骤 1(用74LS161四位二进制同步加法计数器组成一个同步十二进制计数器，cp端送入单次脉冲，输出Q依次与发光二极管相连，送入脉冲的同时观察二极管的亮灭并记录分析其计数状态(利用反馈清零法设计)。 分析提示:74LS161从QQQQ=0000开始计数，经M-1个时钟脉冲(M为模，本例为3210 12)状态对应二进制数最大，下一个CP后计数器应复位，开始新一轮模M计数。因为是异步清零，所以复位信号不应在M-1个CP时产生，而应在M个CP时产生。所以复位信号在QQQQ=1100时，使计数器复位QQQQ=0000。状态从1100?0000是异步变化的，32103210 不受时钟CP控制，所示状态1100持续的时间很短暂，仅几级门的传输延迟而已。由状态1100产生低电平复位信号可用与非门实现。 1)电路连接图。 2状态转移图。 3)按照电路图连线，通过发光二极管观察所设计电路的计数状态是否为十二进制。 用74LS161组成十进制计数器，cp端送入100KHz的脉 冲，用示波器双踪观察并2( 记录计数的时序波形图(利用反馈置数法设计)。 LD分析提示:反馈置数法是通过反馈产生置数信号，將预置数ABCD预置到输出端。 LDLD74LS161是同步置数的，需CP和都有效才能置数，因此应先于CP出现。所以M-1 LD个CP后就应产生有效信号。若用四位二进制数前10个数作为计数状态，预置数QAQBQCQD=0000，应在QAQBQCQD=1001时预置端变为低电平。 1)用74LS161所设计的十进制计数器的电路连接图。 - 18 - 2)画出状态转移图。 3)按照电路图连线，通过示波器观察所设计电路的输出波如下图: 五、总结: 利用计数器实现任意进制计数器的方法有: - 19 - 实验七 移位寄存器功能测试及应用 一、实验目的: 1.掌握中规模4位双向寄存器逻辑功能及使用方法。 2.熟悉移位寄存器的应用，实现数据的串行、并行转换和构成环形计数器 二、实验仪器及材料 a) TDS-4数电实验箱、双踪示波器、数字万用表。 b) 参考元件:74LS194一片。 三、实验原理 1.位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲 的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为:串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相 同，可互换使用，其逻辑符号及引脚图如图8-1所示。 图7-1 74LS194的逻辑符号图及引脚功能图. 、D、D为并行输入端;Q、Q、Q、Q为并行输出端;S为右移串行输入其中D、D01230123R端;S为左移串行输入端;S、S为操作模式控制端;C为直接无条件清零端;CP为时钟L01R 脉冲输入端。 74LS194有5种不同操作模式:即并行送数寄存，右移(方向由Q-->Q),左移(方03 向由Q?Q)，保持及清零。30 S、S和C端的控制作用如表7-1 10R 2、移位寄存器应用很广，可构成移位寄存器型计数器:顺序脉冲发生器;串行累加器;可用数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计数器和数据的串、并行转换。 (1)环行计数器 把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位。 (2)实现数据、并行转换器 a)串行?并行转换器 串行?并行转换器是指串行输入的数码，经转换电路之后变换成并行输出 b)并行?串行转换器 并行?串行转换器是指并行输入的数码经转换电路之后，换成串行输出。 - 20 - 表7-1 功能 输 入 输 出 CP S SSSDDDDQQQQ10 R L 0 1 2 3 0 1 2 3 清零 × 0 × × × × × × × × 0 0 0 0 送数 ? 1 1 1 × × a b c d a b c d 右移 ? 1 0 1 D× × × × × DQQQSR SR 0 1 2 左移 ? 1 1 0 × D× × × × QQQDSL 1 2 3 SL nn n n 保持 ? 1 0 0 × × × × × × QQQQ0 123 n n n n 保持 ? 1 × × × × × × × × QQQQ0123四、实验内容 1、测试74LS194的逻辑功能完成表8-2 按图7-1接线、S1、S0、SL、SR、D0、D1、D2、D3分别接至逻辑开关;Q0、Q1、Q2、Q3接至发光二极管。CP端接单次脉冲源。按表7-1所规定的输入状态，逐项进行测试。 74LS194逻辑功能测试 (1)清除:令=0，其它输入均为任意态，这时寄存器输出Q0、 Q1、 Q2 、Q3应均 为0。清除后，至=1。 (2)送数:令=S1=S0=1 ，送入任意4位二进制数，如D0、D1、D2、D3=abcd，加CP 脉冲，观察CP=0、CP由1?0、三种情况下寄存器输出状态的变化，观察寄存输出 状态变化是否发生在CP脉冲的上升沿。 (3)右移:清零后，令=1， S1=0 S0=1，由右移输入端SR送入二进制数码如0100， 由CP端连续加4个脉冲，观察输出情况，记录之。 (4)左移:先清零或予至，再令=1 S1=1，S0=0，由左移 输入端SL送入二进制数码 如1111，连续加四个CP脉冲，观察输出端情况，记录之。 (5)保持:寄存器予置任意4位二进制数码abcd，令=1，S1=S0=0，加CP脉冲，观 察寄存器输出状态，记录如下。 表8-2 清除 模 式 时钟 串 行 输 入 输 出 功能总 结 CSSDDDDQQQQR S1S0CP R L 0 1 2 3 0 1 2 3 0 × × × × × × × × × 1 1 1 ? × × a b c d 1 0 1 ? 0 × × × × × 1 0 1 ? 1 × × × × × 1 0 1 ? 0 × × × × × 1 0 1 ? 0 × × × × × 1 1 0 ? × 1 × × × × 1 1 0 ? × 1 × × × × - 21 - 1 1 0 ? × 1 × × × × 1 1 0 ? × 1 × × × × 1 0 0 ? × × × × × × 2、环形计数器 1)自拟实验步骤.用并行送数法予置寄存器为某二进制数码(如0100)，然后进行右移循环，观察寄存器输出端状态的变化，记入表8-3中。 表8-3 CP QQQQ0 1 2 3 0 0 1 0 0 1 2 3 4 2) 画出4位环形计数器的状态转换图 3) 画出4位环形计数器的波形图。 - 22 - 实验八 脉冲的产生的与整形电路 一、实验目的: 1(掌握555定时器的性能。 2(了解555定时器的典型应用。 二、实验仪器及材料 a)TDS-4数电实验箱、双踪示波器、数字万用表。 b)参考元件:555定时器、电容 三、实验原理 1(555定时器的引脚功能图如图8-1: 图8-1 2(555定时器的工作原理。 555定时器是一种数字与模拟混合型的中规模集成电路，应用广泛。外加电阻、 电容等元件可以构成多谐振荡器，单稳电路，施密特触发器等。 555定时器原理图及引线排列如图9-1所示。其功能见表9-1。定时器内部由 比较器、分压电路、RS触发器及放电三极管等组成。分压电路由三个5K的电阻构成， 分别给A1和A2提供参考电平2/3VCC和1/3VCC。A1和A2的输出端控制RS触发器 状态和放电管开关状态。当输入信号自6脚输入大于2/3VCC时，触发器复位，3脚 输出为低电平，放电管T导通;当输入信号自2脚输入并低于1/3VCC时，触发器置 位，3脚输出高电平，放电管截止。 4脚是复位端，当4脚接入低电平时，则V0=0;正常工作时4接为高电平。 5脚为控制端，平时输入2/3Vcc作为比较器的参考电平，当5脚外接一个输入 电压，即改变了比较器的参考电平，从而实现对输出的另一种控制。如果不在5脚 - 23 - 外加电压通常接0.01μF电容到地，起滤波作用，以消除外来的干扰，确保参考电平的稳定。 表8-1 555定时器的功能表 1( 施密特电路 1)(电路结构:将TH(6脚)和/TR(2脚)相连作为信号输入端即可构成施密特触发 器，如图8-2。 图8-2 2)工作原理: 1)当Ui由0上升至?Ucc*1/3时，Uc1=1,Uc2=0，触发器低电平置位，Q=U0=1 2)当Ui上升，在Ucc*1/3至Ucc*2/3之间，Uc1=1,Uc2=1，触发器保持，Q=U0=1。 3)当Ui?Ucc*2/3时，Uc1=1,Uc2=0，触发器低电平复位，Q=U0=0。 4)当Ui由Ucc*下降至?Ucc*1/3时，Uc1=1,Uc2=0，触发器低电平置位，Q=U0=1。 若输入电压的波形是个三角波，在输入端外接三角波u,当u上升到2V/3时,iiCC输出u从高电平翻转为低电平;当u下降到V/3时,输出u从低电平翻转为高电平。OiCCO 施密特触发器将输入的三角波整形为矩形波输出。电路的工作波形如图8-3所示。 211回差电压:?u,V,V,V。 CCCCCC333 - 24 - 图8-3施密特触发器波形图 2. 单稳态电路 图 8-4单稳态电路的电路图和波形图 单稳态电路的组成和波形如图8-4所示。当电源接通后，Vcc通过电阻R向电容C充电，待电容上电压Vc上升到2/3Vcc时，RS触发器置0，即输出Vo为低电平，同时电容C通过三极管T放电。当触发端?的外接输入信号电压Vi,1/3Vcc时，RS触发器置1,即输出Vo为高电平，同时，三极管T截止。电源Vcc再次通过R向C充电。输出电压维持高电平的时间取决于RC的充电时间，当t=t时，电容上的充电电压为; W tw,,,2RC,,,1,, vVeVCCCCC,,3,, 所以输出电压的脉宽 t=RCln3?1.1RC W 一般R取1kΩ,10MΩ，C,1000pF。 值得注意的是:t的重复周期必须大于t，才能保证放一个正倒置脉冲起作用。由上式可W 知，单稳态电路的暂态时间与VCC无关。因此用555定时器组成的单稳电路可以作为精密 - 25 - 定时器。 五、实验内容 1.用555定时器构成施密特触发器: 将555定时器接成图8-2所示电路，在其2管脚上加输入信号Ui(Ui为0,5V 变化、f=1KHZ的三角波)，用示波器同时观察并记录Ui(2管脚)、Uo(3管脚)的波 形如下: Ui Uo 2.按图8-4所示用 555集成定时器构成单稳态电路。 当 C=0.01μF时，选择合理输入信号V的频率和脉宽，调节R以保证T,t，使iWW 每一个正倒置脉冲起作用。加输入信号后，用示波器观察V、Vc以及Vo的电压波形，i 比较它们的时序关系，绘出波形，并在图中标出周期、幅值、脉宽等。 Vi Vc Vo - 26 - 附 录 一(74LS系列TTL集成电路引脚功能图。(顶视) - 27 - - 28 - - 29 - - 30 - 二、CMOS系列及其它集成电路引脚功能图。(顶视) - 31 -