组合逻辑电路的分析(1)

第一节常用门电路　Ｑ＝Ａ　　　Ｑ　　　　Ａ　非门只要输入有“1”，输出就为“1”　Q=A+B+CQABC或门当且仅当输入全“1”，才输出“1”Q=A·B·CQABC与门说明逻辑式符号名称（Ａ与Ｂ为“１”）或（Ｃ与Ｄ为“１”）时，输出０Ｑ＝ＡＢ＋CD与或非门Ｑ＝Ａ＋Ｂ　＝Ａ⊙Ｂ　　Ｑ　　Ａ　Ｂ同或门Ｑ＝Ａ⊕Ｂ　　Ｑ　Ａ　Ｂ异或门只要输入有“１”，输出就为“０”Ｑ＝Ａ＋Ｂ+Ｃ　Ｑ　ＡＢＣ或非门当且仅当输入全“１”，才输出“０”Ｑ＝ＡＢＣ　　　　　Ｑ　　　、ＡＢＣ　　与非门　　　　Ｑ　　ＡＢＣＤ　第二节组合逻辑电路的分析逻辑图和逻辑框图逻辑图——用门电路逻辑符号构成的逻辑电路结构图。例：画逻辑图 要求 对教师党员的评价套管和固井爆破片与爆破装置仓库管理基本要求三甲医院都需要复审吗 ：a.分层次排列门元件b.连线走直角c.结点标“·”，采用“┻”交叉d.标明输入，输出变量名逻辑框图——仅表明输入、输出变量，不表示具体内部结构的简图。XYF(X,Y,Z)表示一个三输入单Z输出的逻辑电路框图组合电路的框图及特点：x1z1表示一个n输入端，…...…...m输出端的组合逻辑xnzm电路。组合逻辑特点：电路在任意t时刻的稳定输出仅与该时刻的输入有关。Zit=fi(X1t,X2t,……Xnt)(i=1……m)逻辑分析目的及一般方法1）目的：根据已知的逻辑电路图，弄清电路的逻辑功能，即输出信号与输入信号间的逻辑关系，进而改进原电路的设计。2）途径：a.实验分析：对已知电路进行真值表测试。b.逻辑图分析：从逻辑图推导出输出函数的逻辑表达3）举例：f<1>f=Z·（X+Y),列真值表。<2>功能：a.当Z=0时，f=0禁止信息传递。Zb.当Z=1时，X,Y中一个“1”，即XYZ=(101、011、11），xyf=1<3>Z—控制信号，控制信息传递。XY—提供信息的信号，来自信息源（数据）。4）逻辑分析步骤：1°逻辑图输出函数逻辑式。2°对逻辑函数式化简。3°列真值表。（若功能清楚可略）4°功能描述。5°画改进电路的逻辑图。（若需要）第三节常用组合逻辑电路的分析hj半加器和全加器半加器：<1>逻辑图：<2>逻辑式：h=P1P2=P1+P2=AB+AB=A⊕Bj=P3=AB=ABABAB0110〈3〉真值表：ABhj0000011010101101〈4〉功能描述：1º仅当A,B取值不同时，h为“1”；仅当A,B均为“1”时,j为“1”2º当A,B为两个一位二进制数时，h和j分别为A,B两数的模2加之和及进位，故是一个半加器电路。3°当A,B为两个二值信号状态时，h可表示为A,B信号的比较结果，当二者相同时，h=0；不同时h=1；故可用作信号比较电路。〈5〉电路改进：1º直接用异或门、与门实现：2°取消反变量输入：=A·P3+B·P3h=p1·p2=p1+p2=A·P3+B·P3=P3(A+B)=AB(A+B)=(A+B)(A+B)=AB+AB〈6〉逻辑符号：hj全加器：HJ’〈1〉逻辑图：1º用与非门构成2º用半加器或门构成hjABCBJBJ<2>逻辑式：H=h⊕J=(A⊕B)⊕J=A⊕B⊕JJ’=h·J+A·B=(A⊕B)J+A·B<3>真值表：<4>功能描述：1)A,B,J中有奇数“1”时，H为“1”，A,B,J中有两个或三个“1”时，J’为“1”。2)当A,B为两个多位二进制数X,Y中的相应第i位加数,J为X,Y前(i-1)位数相加的进位时，H,J’分别为X,Y两数相加的第i位和及进位。<5>逻辑符号：HiJiJi-1AiBiAi，Bi为二进制数第i位Ji-1为低位进位，Hi为二进制的和，Ji为向商位进位Q<6>将一位的全加器器件通过进位信号可实现任意两个多位数的加法运算。H4H3H2H1J4J3J2J1J0A4B4A3B3A2B2A1B1J0A4A3A2A1B4B3B2B1四位全加器11000010100101001全加器 型号 pcr仪的中文说明书矿用离心泵型号大全阀门型号表示含义汽车蓄电池车型适配表汉川数控铣床 ：型号:741837482(T694)名称:双一位全加器双位并行加发器逻辑符号:2A2B2J2J’2HH2H11A1B1J1J’1HJ2J0逻辑图：2J’2H1J’1HH2H1J2J1J074283(T692)四位并行加法器（两个T694串联）Q2Q1Q1Q2译码器一级译码器（1）逻辑图f0f1f2f3AB00(2)逻辑式f0=AB=m0f1=AB=m1fi=mif2=AB=m2（i=0~3)f3=AB=m3(3)真值表ABf0f1f2f30010111011114)功能描述：a)对于任一组输入状态，仅由一个对应输出为“1”，其它输出为“0”(即输出常态是“0”，有效输出是“1”)。b)根据输出状态可知输入状态的二进制编码(称作对A,B的译码)，故此为二变量译码器(2线—4线译码器)。带选择端译码器：(1)逻辑图：f0csABABABABS,C—选择输入端，仅当s=0,c=1时，才执行译码s=1或c=0时，禁止译码。(2)逻辑式：fi=sc·mi(i=0,1,2,3)01(3)真值表：SCABf0f1f2f301000111010110110110110101111110φ0φφ11111φφφ1111(4)功能描述：仅当选择输入sc=01时，电路执行对输入码AB的译码，有效输出为“0”，否则，禁止译码，输出全“1”。(5)用途：用小块译码器构成多变量译码器。例：用4块2---4译码器和两个非门构成4—16译码器。4×(4+1)+2=22门，16个三输入与门，4个二输入与门，2个非门。输入线：58，各驱动8门。二级矩阵式译码器：(1)逻辑图：y0y1y2y3f0A3Af1A2Bf2f3f0f1f2f3y15第一级译码器ABA1A00110y6(2)逻辑式：y0=A3A2A1A0=m0y1=A3A2A1A0=m1…….y15=A3A2A1A0=m15成本比较：一级译码：16个四输入与门二级译码：2×4+4×4=24个二输入与门比较器：一位比较器：(1)逻辑图：pp1p2AB01(2)逻辑式：P=P1+P2=AB+AB(当AB=00、11时,P=1)P1=AB(当AB=01时P1=1)P2=AB(当AB=10时，p2=1)(3)真值表：ABP1P2P00001011001001011001(4)功能描述：1º当AB=01时P1=1;AB=10时,P2=1，AB=00,11时,P=1。2º若A,B为两个一位二进制数，当A＜B时，P1=1;A＞B时P2=1；A＝B时,P=1。故此为比较A,B数值大小的电路。2>四位比较器(74LS85)(1)逻辑图含11个输入，3个输出，33个基本门电路，逻辑符号。（2）逻辑式：本比较器可划分为三级：第一级是四个一位比较器电路；第二级是一排与门电路；第三级是两个或门输出。（3）真值表：（4）功能描述：此为带级联输入的四位比较器。A,B两个四位二进制数不同时，若A＞B，则(A＞B)出=1；若A＜B，则(A＜B)出=1；当A=B时，则级联输入为“1”的相应输出端为“1”。（5）用途：1º比较两个四位二进制数的大小2º可由多个相同模块构成多位二进制数比较器。（6）使用注意事项：当A3A2A1A0=B3B2B1B0时，如果级联输入均为“0”，则电路输出为全“0”；如果级联输入有两个或三个“1”，则电路输出也相应有两个或三个“1”，这属于电路的不正常使用。奇偶检验发生器/检验器9位奇偶检验发生器/检验器（74LS280)(1)逻辑符号：ABCQEDEFGQ0HI00001111101（2）逻辑式：X=ABC+ABC+ABC+ABC=A⊕B⊕CⅠY=D⊕E⊕FZ=G⊕H⊕IQ0=XYZ+XYZ+XYZ+XYZ=X⊕Y⊕Z=X⊕Y⊕Z=A⊕B⊕C⊕…⊕IⅡQE=XYZ+XYZ+XYZ+XYZ=X⊕Y⊕Z=A⊕B⊕C⊕…⊕I=Q0(3)真值表：A~I中“1”个数QEQ0奇数个“1”01偶数个“1”10(4)功能描述：1º输入信号中有奇数个“1”时，QEQ0=01；有偶数个“1”时，QEQ0=10.2º此为九位奇偶检验码检验器，奇校验时，正确输出为QEQ0=01.3°此为九位信息的奇偶检验发生器，QE—奇检验位，Q0—偶检验位带级联的八位奇偶检验发生器/检验器(74180)(1)逻辑符号：A…...QEHIEQ0I0(2)逻辑式：按两极进行分析E8=((A⊙B)⊕(C⊙D))⊙((E⊙F)⊕(G⊙H))=(A⊕B⊕C⊕D)⊙(E⊕F⊕G⊕H)=(A⊕B⊕C⊕D)⊙(E⊕F⊕G⊕H)=A⊕B⊕….⊕H八输入偶检验Q0=E8·IE·E8·I0=(E8+IE)(E8+I0)=E8·IE+E8·I0+IE·I0(IE·I0=0)=偶·(IE=0)+奇·(I0=0)=偶·(低奇)+奇·(低偶)QE=E8·IE·E8·I0=(E8+IE)·(E8+I0)=E8·I0+E8·IE+IE·I0=偶·(低偶)+奇·(低奇)(3)真值表：IeI0A~H“1个数QEQ001奇1001偶0110奇0110偶1000φ1111φ00(4)功能描述：1)当IEI0=10时，八位信息中含奇数个“1”时，QEQ0=01;八位信息中含奇数个“1”时，QEQ0=10。当IEI0=01时，八位信息中含奇数个“1”时，QEQ0=10;八位信息中含奇数个“1”时，QEQ0=01。2)可用作带级联输入(IEI0)的八位奇偶校验发生器，QE为奇校验位，Q0为偶校验位。当仅对八位信息产生校验位时，置IEI0=10。3)可用作带级联输入的八位奇偶校验码检验器，QEQ0=01为奇校验码正确输出；QEQ0=10为偶校验码正确输出。当仅对八位奇偶检验码检验时，置IEI0=10。数据选择器和数据分配器数据选择器：F(1)逻辑图：a3a2a1a0X0X0X1X101(2)逻辑式：F=a0x1x0+a1x1x0+a2x1x0+a3x1x0=∑ai·mi(3)真值表：X1X0F00a001a110a211a3(4)功能描述：1º当x1x0=i时，F=ai(i=0~3)2ºx1x0—地址码输入，a3~a0—数据输入。电路按x1,x0指定的地址，选择一路数据输出，称为数据选择器(四选一)。(5)带有选择控制的数据选择器：当选择控制S=0时，禁止数据选择，F=0;S=1时，允许选择。数据分配器：(1)逻辑图：a0a1a2a3x0xx0x1x111(2)逻辑式：a0=x1x0·xa1=x1x0·xa2=x1x0·xa3=x1x0·x(3)真值表：x1x0a0a1a2a300x000010x001000x011000x(4)功能描述：1º当x1x0=i时，ai=x,其它为0；2ºx1x0—地址码输入,X—数据输入,电路按x1x0指定地址将数据x送往指定输出端，其它输出0，用作数据分配器(四路分配器)。3°x1x0—编码输入x—选择端输入，用作带选择端的二变量译码器。(5)将数据选择器和数据分配器联合用于长距离多路数据传送。编码器4线—2线编码器(1)逻辑符号：A3A2X1A1X0A0(2)真值表：A3A2A1A0x1x0100011010010001001000100(3)功能描述：输入一组相互排斥信息量(有且仅有一个为“1”)，以信息编码形式进行输出。8线—3线优先权编码（74LS148）（1）逻辑符号：7GS0~7—信息输入（“0”为有效信息...A2EI—选择输入(“0”为允许编码)1A1Gs—有效输出标志(“0”为输出0A0有效码）E1E0A2~A0—编码输出(以仅码形式输出)(2)真值表：EI0……7A2A1A0GsE01φ……φ1111101……1111100φ…φ0000010φ…φ0100101……………………001……111101(3)功能描述：当EI=1时，禁止编码，GsE0=11当EI=0时，允许编码GsE0=10—无有效码输出GsE0=01—有效码输出多个有效信息“0”同时输入时，信息7#优先权最高，信息0#优先权最低。A2～A1为信息编码的反码输出。第四节由中规模集成电路构成的组合逻辑电路的分析译码器：三级矩阵式译码器：由三变量译码器和与门构成。六变量译码器：1º由两个三变量译码器和与门构成二级矩阵式译码器。2º由九个带选择二变量译码器构成二级树形结构译码器。3°由九片4线—十线译码器构成二级树形结构六变量译码器。数据选择器和数据分配器：64选1(二级树形结构)64路分配器(二级树形结构)由九片8选1数据选择器构成。由九片八路分配器构成。带选择的32路分配器由五片BCD—十进制译码器构成。奇偶检验码检验器25位奇偶检验码检验器(1)逻辑图0A…...Qe8IQ0A9B16A…...Fe…...Qe15H24IQ0IF0(2)逻辑式：FE=x⊕9⊕….⊕15⊕yx=0⊕1⊕…⊕8y=16⊕17⊕…⊕24FE=(0⊕1⊕…⊕8)⊕(9⊕….⊕15)⊕(16⊕…24)=F0(3)真值表：0~24“1”个数F0FE奇01偶1081位奇偶检验码检验器(1)逻辑图：0AQE8IX0QEFE72AX8Q0F0QE80I(2)逻辑式：F0=X0⊕…⊕X8=X0⊕….⊕X8=0⊕1⊕…8⊕…⊕80=FE小结分析方法：对于由中规模电路构成的组合电路进行分析时，首先弄清每个模块的功能，然后根据模块间连接逐级分析，最后得到整个电路的功能。本章小结全加器，四位并行加法器译码器，编码器数据选择器，数据分配器比较器奇偶检验码检验器/发生器