candence笔记(精编)

candence笔记(精编) 焊盘设计: 1 drill/slot symbol-----设置在钻孔的可视符号，在NC legend-1-4层中显示的钻孔的表示符号，取决与这里的设置。 2 drill/slot hole中plating的设置要注意。 3 allow suppression of unconnected internal pads? 4 regular pad-->当焊盘用走线连接时所使用的焊盘图形;Thermal relief-->当焊盘用dynamic shape连接时所使用的焊盘挖 空图形(当该层不定义时，则不挖空，可从下拉列表中选择图形形状和大小，也可使用flash);当焊盘不连接时内电层的镂 空图形。 5 如果是用于在不同的层之间电气连接的过孔，则thermal relief可以不设置(即为null)，若是通孔焊盘，则需要做Flash焊 盘，以增加热阻,利于焊接 6 如果是用于BGA的过孔，则solder和paste层可设置为null 7 按照IPC 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 ，soldermask比正常焊盘大0.1mm(直径还是半径,)即4mil,pastmask和焊盘一样大 8 焊盘的命名，表明焊盘的形状，尺寸。 antipad-->用于经过plane层(即负片)的过孔与非相同网络的dynamic shape的隔离，在布线层(即正片)中不起作用，布线层(即正片)中其功能由rule代替，设计时以钻孔大小为参考标准而非FLASH termal relief->用于经过plane层(即负片)的过孔与相同网络的dynamic shape的连接(有图形的地方被挖空)，在布线层(即正片)中不起作用，布线层中其功能由rule代替 regular pad-->过孔在走线层中的焊盘形状 对于不同网络的铺铜和过孔(作为焊盘时)的间距在spacing中设置，对于相同网络的铺铜和过孔(作为焊盘时)的间距(thermal releif)在same net spacing中设置,连接方式在setup->shapes->edit global dynamic shape parameters中设置. 所以，在设计一般的过孔(不用于焊盘)时，布线层，可仅设置regular pad,参考平面层可仅设置regular pad和antipad 注:焊盘和shape连接方式都可以在setup->shapes->edit global dynamic shape parameters中设置 9 如何创建自定义图形的焊盘: 创建焊盘图形(file->new->shape symbol;shape;merge;creat symbol); 创建soldermask图形;创建焊盘 封装设计: 1 在allegro中新建package symbol 2 设置图纸大小，单位制，精度，网格 3 放置引脚 4 在package geometry->assembly top中添加图形(line) 5 在package geometry->silkscreen中添加图形(line) 6 在package geometry->place_bound_top中添加图形(区域) 7 添加参考编号ref_des->assembly_top & ref_des->silkscreen_top 8 file->creat symbol 生成相应的psm文件 通孔封装(25) 1 创建FLASH:add->flash命令。flash内径大于焊盘钻孔直径，钻孔较小时，差值可以小一点，例如5mil左右，钻孔较大时，差距要设置地大一点。 2 设计焊盘，通常通孔直径比引脚直径大10-12个mil。 3 设计封装 注意:在焊盘设计时，钻孔要根据应用选择ploted或non-ploted,对应地在封装设计时，选择connect或者mechanical 封装设计要素:引脚;package geometry- >(place_bound_top&silkscreen&assembly_top); refdes->(assembly_top&silk_screen) 封装的设计可用wizard完成 建立电路板(27) 1 新建BOAR文件 2 设置电路板工作环境 3 在BOARD geometry中创建板框(manufacture->demension/draft->chamfer or fillet平滑) 4 setup->areas->route keepin 5 setup->areas->package keepin(z-copy) 6 设置层叠结构 setup -> cross secssion 7 内电层铺铜(z-copy:选中creat dynamic shape) 编辑环境的设置: DRC marker size -------design parameter editor cline endcaps -------design parameter editor 原理图与PCB交互布局 1 在orcad capture cis中打开preferences 选项卡，勾选enable intertool communication 2 在PCB中激活place manual 面板 2 在原理图里面左键选中元件，右键点击， PCB editor select 按属性摆放: 1 在原理图中添加元件属性 2 创建网表(setup 中修改配置文件'添加的属性名,YES'，将属性激活,勾选create or update pcb editor board,勾选allow user defined properties )如果提示有如下错误:*.brd文件locked,则在PCB编辑器中关掉brd文件，再试。注:在file properties中可以锁住文件，也可以解锁 3 将网表导入PCB文件(选中)creat user-defined properties 按ROOM放置(34) 1 在PCB中设置元件的ROOM属性值(使用edit property命令，使用时在FIND中选中comp) 也可在原理图中设置ROOM属性(使用edit property命令，filter中选择cadence-allegro，重新生成网络表，再导入PCB) 2 在PCB中画ROOM的区域 setup->room outline 3 在QUICK PLACE中按ROOM的属性摆放 问题:在PCB中设置元件属性时没有找到ROOM属性 原因已找到，是因为在执行EDIT PROPERTY 命令时，在FIND选项卡中的FIND BY NAME 下没有选中COMP(OR PIN)选项。 可在QICK PLACE 中选ALL选项，把所有的元件放进来，布局时使用MOVE命令，结合使用FIND选项卡，可很方便的选中元件并放置。 约束驱动布局, 规则设置:(15.7) 1 设计规则 2 设置网络的物理属性 3 将规则和网络对应起来 XNet: 为元件添加信号完整性仿真模型之后，在规则的设置中，可以以XNet来设置规则。即电阻两端的网络看作同一个网络。可在OBJECT中方式右键选择网络显示的方式。 BUS: 在规则设置面板的Net中可以为网络创建BUS 按照REGION设置规则: 1 在constraint manager中的physical或spacing目录下的Region中创建一个Region. 2 在OPTION中选中CONSTRAINT REGION,再选择相应的子类，用SHAPE下的命令画一个SHAPE.在画SHAPE时，通过OPTION选项中的ASSIGN TO REGION选中已创建好的规则。 3 创建相应的Cset. 4 在constraint manager中的physical或spacing目录下的Region中相应的Region分配Referenced Cset. 设置拓扑结构: 1 显示网络 DISPLAY->SHOW NET;在C manager中选中网络，右击选择SELECT NET 2 在C manager中选中网络，选择网络右键，打开SigXplorer,在SigXplorer中编辑拓扑结构 3 更新到约束管理器 线长规则设置(44):通过SigXplorer设置，更新到C manager 等长设置(45):通过SigXplorer设置，更新到C manager 差分对规则设置(46): 1 创建差分对 在C manager中或者LOGIC中 2 设置规则 鼠线显示(47): 将电源和地网络的Ratsnest_Schedule设置为POWER and GROUND 将不同的网络用不同的颜色高亮显示 群组走线: route->connect 右键 选择temp group 线距控制:布线过程中右键选择route spacing命令 控制线切换:布线过程中右键选择change control trace 单根线模式切换:布线过程中右键选择single trace mode 差分走线(53): 先在Electrical Cset中设置好差分走线规则，再将规则和差分对相对应，然后 走线。 右键via pattern route->slide修线 via with segments T形连接点布线(54) 蛇形走线(54): route->delay tune:gap的设置可以为2xspace 或直接一个数字(默认单位为mil) 修线命令(54): route->spread between voids miter by pick slide delay tune …… 内电层的分割(56) add->line命令，在option中选择anti etch 线宽的选择取决于电压差，电压差越大，线宽越宽 edit->split plane->creat 电源分不开时，可通过走线连接，也可在信号层加铜皮，但要求该信号层不与电 源层相邻，以避免电源噪声通过寄生电容耦合。 怎么在PCB中打过孔，过孔是否要自己先画是好, 是的，先画好作为过孔的焊盘，再在规则的VIA项中设置布线时可选择的焊盘。 BGA的封装的过孔是否需要对solder mask层作特殊处理, fanout时走线都是直角拐角，怎样设置为45度角直线, 使用route->creat fanout 命令;via direction项设置为BGA Quadrant Style Pin-via space项设置为centered;在FIND中勾选symbol，点击要fanout 的元件 在user preference里打开allegro_dynam_timing,在走线时却没有出现显示走线延迟的进度条, 怎么用不同的颜色高亮不同的网络, 在16.5中使用display->assign color命令 怎么选择内电层用正片还是负片, 对设计好的电路板进行重新编号(57) 在allegro中执行命令:logic->auto rename refdes，保存到PCB文件 在capture cis中执行命令:tools->backannotation 布线后检查(57) tools->quick reqorts->unconnected pins shape dynamic state shape no net shape islands DRC (15.7)中setup->drawing options选项卡下有一个status面板，在做板之前要保 证这个里面的栏目为绿色，在16.5中没有找到这个选项卡。 数据库检查(57):(出光绘文件时一定要做) tools->database check 生成丝印层(58): manufacture->silkscreen edit->change选中FIND中的TEXT调整字体大小 各个字号的大小在set up->design parameter->text->setup text sizes中定义 钻孔文件参数设置(59): manufacture->NC->NC parameters(NC parameters文件要和光绘文件一起给厂家 ) manufacture->NC->NC drill(若板上只有通孔，在drilling中选择layer pair,否则，反之) 若有非圆形孔，需单独处理: manufacture->NC->NC route(产生一个.rou文件，给厂家) 生成钻孔表和钻孔图: manufacture->NC->drill legend 出光绘文件(60) 在执行manufacture->artwork 命令时弹出对话框提示:artwork output type(GERBER_RS274X) does not match the format used in dynamic shapes parameters (GERBER4X00).Use Global shape parameter dialog,tab Void Controls to change format type. 执行shape->glaobal dynamic parameters->void controls 通过display命令将要生成底片的层显示，将其它的层关掉，在manufacture->artwork中 添加到available films列表,除了电气层外，还需要: top silkscreen (board geometry->silk;package geometry->silk;manufacture->autosilk) botterm silkscreen top solder mask(stackup->pin/via;board geometry;package geometry) bottern solder mask top pastemask(stackup->pin/via;package geometry) bottern pastemask nc drill legend(manufacture->nclegend-1-4) 可通过在available films列表中右键点击某个项目，使用match display命令将当前显示的 层作为该项目的子项 对available films列表中各个子项目设置属性。尤其是undefined linewidth,plot mode,输出 文件为RS274X格式时要选中vector based pad behavior项 选中available films列表中各个子项目，选中check database before artwork,点击generate artwork 在生成光绘文件时出现错误:,,,, ****************************************** WARNING: DRC OUT OF DATE on this layout. ****************************************** ---- Photoplot outline rectangle not found ... using drawing extents 可在出光绘文件之前在manufacture->photoplot outline层add一个矩形边框，将所有的图 形都框住。 哪些文件要给厂家, ART文件;DRL文件;ROU文件;art_param.txt;nc_param.txt 在allegro中放置定位孔，可否人为地为这些定位孔分配网络(不通过修改原理图), 可否通过logic命令修改,