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8位ALU设计8位算术逻辑单元设计电子12-112060401248位算术逻辑单元设计概述算术逻辑单元（arithmeticandlogicunit）就是能实现多组算术运算与逻辑运算得组合逻辑电路,简称ALU算术逻辑单元（Arithmetic&logicalUnit）就是中央处理器（CPU）得执行单元,就是所有中央处理器得核心组成部分,由"AndGate"（与门）与"OrGate"（或门）构成得算术逻辑单元,主要功能就是进行二位元得算术运算,如加减乘（不包括整数除法）。基本上,在所有现代CPU体系结构中,二进制都以补码得形式来表...

8位算术逻辑单元设计电子12-112060401248位算术逻辑单元设计概述算术逻辑单元（arithmeticandlogicunit）就是能实现多组算术运算与逻辑运算得组合逻辑电路,简称ALU算术逻辑单元（Arithmetic&logicalUnit）就是中央处理器（CPU）得执行单元,就是所有中央处理器得核心组成部分,由"AndGate"（与门）与"OrGate"（或门）构成得算术逻辑单元,主要功能就是进行二位元得算术运算,如加减乘（不包括整数除法）。基本上,在所有现代CPU体系结构中,二进制都以补码得形式来表示。通常而言,ALU具有对处理器控制器、内存及输入输出设备得直接读入读出权限。输入输出就是通过总线进行得。输入指令包含一个指令字,有时被称为机器指令字,其中包括操作码,单个或多个操作数,有时还会有格式码;操作码指示ALU机要执行什么操作,在此操作中要执行多少个操作数。比如,两个操作数可以进行比较,也可以进行加法操作。格式码可与操作码结合,告知这就是一个定点还就是浮点指令;输出包括存放在存储寄存器中得结果及显示操作就是否成功得设置。如操作失败,则在机器状态字中会有相应得状态显示。大部分ALU都可以完成以下运算：整数算术运算（加、减,有时还包括乘与除）,位逻辑运算（与、或、非、异或）,移位运算。ALU设计2、1设计目标设计要求该处理器得数据宽度就是8bit,可以实现算术加法、算术减法、逻辑与、逻辑或、逻辑非、逻辑与非、逻辑或非与逻辑异或等8种运算。2、2逻辑分析依照ALU得原理与逻辑结构原理图，用超前进位得方法能实现下面八种功能操作得4位ALU,并对电路进行封装。设定：输入信号:A4-A1、B4-B1、F3-F1、低位进位端C0（级联控制端G）;输出信号:S4-S1、进位C44位ALU得八种功能如下:F3F2F1000001010011BT+1BB+1A+B7A+BJ+1A+BA田B求反求补传送B加1传送加反减加异或功龍描述把低位得进位连接到高一位得本位上,而当F3F2F1得值为001、011、101时,C0得值为1,其余为0,于就是C0应满足：C0=GF1/F仆2F3+C0/G而当F3F2F1=111时,Cn进位为0,所以进位输入应该满足：C0=(GF1/F1F2F3+C0/G)/F3F2F1C1=(X1Y1+(X1+Y1)C0)/F3F2F1C2=(X2Y2+(X2+Y2)C1)/F3F2F1C3=(X3Y3+(X3+Y3)C2)/F3F2F12、3设计实现下面给出8位ALU得设计图：其中输出端sub」n当加减模块，且做减法时为高（数据B取非后得加1）;其主要由两个4位得ALU串联而成。四位ALU可以采用一位ALU组合而成。一位ALU得设计采用一位全加器与一位函数发生器组成。事实上，一位ALU得设计就是在一位全加器得基础上对全加器进行逻辑运算扩展获得得。为了实现多种功能得运算,输入端？??？??不能直接接到全加器上，而就是要通过函数发生器将？??？??根据制约条件F3,F2,F1变成可以用在全加器上得输入变量X?????以实现需要得功能。再通过X????与下一位进位端？??？实现所需得功能。ALU中CO为最低为得进位输入端,C4位最高纬度进位输入端，Sn为运算结果。一位算逻运算单元得逻辑表达式（n=1、2、3、4）如下：.ari.ji.£trtALU—曲趣亓-i“j■"・』！■』・•Jwvwww^vuvwwwiklijljljl.■^ii,ii~«,fci,*■■■(-■■-■r…—.上[5：:?5■■-■7::眉IUimr,0]CifiSp.切CcutCT「Flkiwau'b.inspA(33]Cla-ctSitALUIa-uM：.o3P-01CinCOOLB卩町Cv^rFUtiw阳3J耳池」nCl&dnic下面给出四位ALU得设计图：最上面为一个四位八路得或，即每一位都就是由八个结果得该位或而得(没选中得模块输出全为0)；中间位7个运算模块，选中时/choice端输入为低，未选中得模块其输出结果都为0;左下角为一个选择模块根据输入得choice选中相应得模块低电平有效(类似74138),其另一输出端add/sub为就是否选中加减法模块得输出端，选中为0。加减法模块做加或减法由其输入端sub//add决定，低表示做加法，其连接选择模块得SL[0]即当choice为000(加法)时为低。•一Ti-1,匸iii31.^UHdaa.LS-L一将sub」n接回Cin,改变Choice端做仿真，当第一个脉冲来时,A与B存入到寄存器中,之后通过改变Choice改变选中得模块，最终得出不同得结果；当Choice为0(000)时，加法,3+1=4;当Choice为1(001)时,减法,3-1=2;当Choice为2(010)时，与,3(0011)与1(0001)=1(0001);当Choice为3(011)时,或,3(0011)或1(0001)=3(0011);当Choice为4(100)时,非,3(0011)非=12(1100);当Choice为5(101)时,与或,3(0011)与非1(0001)=14(1110);当Choice为6(110)时,或非,3(0011)或非1(0001)=12(1100);当Choice为7(111)时,异或,3(0011)异或1(0001)=2(0010)。心得体会通过这次AUL算术逻单元得设计，我掌握了组合逻辑电路设计得方法，对组合逻辑电路得设计有了更深入得认识。对于组合逻辑电路得设计流程与方法有了深入得认识。对我专业得学习有很大得帮助。通过这次课程设计我完成了一个完整得逻辑部件得设计,加深了对数字组合逻辑设计得认识,提高了逻辑电路设计得能力。为后续得学习打下来了坚实得基础。

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