IC设计中的天线效应

超深亚微米IC 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 中的天线效应" m4 w7 e6 l" z( t Antenna Effect in VDSM IC Design " L8 {( E2 U" R/ i6 n4 G7 B  H# V$ A 李蜀霞 刘辉华 赵建明 何春 , @  g( E) V' j; A/ c(电子科技大学电子电子科学技术研究院 成都 610054)5 [0 y1 s4 x# l2 B (Research Institute of Electronic Science and Technology of UESTC, ChengDu China, 610054) . y7 W8 k( ^/ X- k% Q2 h+ j 7 G* q, a# S/ X. s+ i4 e7 _, C 摘要:本文主要分析了超深亚微米集成电路设计中天线效应产生机理及其消除 方法 快递客服问题件处理详细方法山木方法pdf计算方法pdf华与华方法下载八字理论方法下载 ，同时还给出了天线比率的具体计算方法。将这些方法应用于雷达信号处理SOC 芯片后端设计中，解决了设计中存在的天线效应问题，保证了一次流片成功。$ w7 @: m' x' g& R& S/ T8 y6 P# | Abstract: The paper analyzed the mechanism and elimination methods of Process Antenna Effect in Ultra-deep submicron IC design, also provided the antenna ratio calculation mehod.And these methods were adopted in “CC0MP Radar SOC” layout design successfully. 7 f2 X9 J8 e1 [' I# U- ? 0 B$ b* T0 Q7 Z' b1 n关键词: 天线效应, 栅氧, 超深亚微米, 离子蚀刻 * _4 p0 j1 m" Q; p/ rKey words: PAE, gate-oxide, VDSM, plasma etching % Z/ D8 ?/ L- r0 |" n0 f4 s8 X+ p2 _) j1 ~ 1 前言   p7 t7 i3 b/ U  w4 z; Z      在半导体技术进入超深亚微米（VDSM）级别时，可靠性设计就成为新一代集成电路设计和制造工艺不得不面对的一个重大挑战。本文就可靠性设计的一方面——天线效应作具体分析。: h0 N' T- K$ S% R  X' ? 7 z, i% n( e9 s! {      在芯片生产过程中，暴露的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。天线越长，收集的电荷也就越多，电压就越高。若这片导体碰巧只接了MOS 的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象我们称之为“天线效应”。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大。, C) \' l2 Q9 s$ M% U5 t6 s , k$ K9 D  {, ?2 天线效应的产生6 c* V6 g- |4 [3 k/ Q       在深亚微米集成电路加工工艺中，经常使用了一种基于等离子技术的离子刻蚀工艺（plasma etching）。此种技术适应随着尺寸不断缩小，掩模刻蚀分辨率不断提高的要求。但在蚀刻过程中，会产生游离电荷，当刻蚀导体（金属或多晶硅）的时候，裸露的导体表面就会收集游离电荷。所积累的电荷多少与其暴露在等离子束下的导体面积成正比。如果积累了电荷的导体直接连接到器件的栅极上，就会在多晶硅栅下的薄氧化层形成F-N 隧穿电流泄放电荷，当积累的电荷超过一定数量时，这种F-N 电流会损伤栅氧化层，从而使器件甚至整个芯片的可靠性和寿命严重的降低。在F-N 泄放电流作用下，面积比较大的栅得到的损伤较小。因此，天线效应（Process Antenna Effect，PAE），又称之为“等离子导致栅氧损伤（plasma induced gate oxide damage，PID）”。1 C/ R5 q( N1 S : y4 I+ H- D4 k& \1 K- P      如果积累在导体表面的电荷能够通过一条低阻抗泄放回路来释放，如从已生成的器件的掺杂区（源区／漏区）泄放，那它就不会造成栅氧化层的损伤。 ( @* S/ M3 \7 N0 f: j ; C0 A# [6 [0 k% g7 _# e      如图1 所示，当Metal2 没有生成时，AB 段积累的电荷通过器件1 的栅泄放从而损伤栅氧。而CD 段积累的电荷会通过器件2 的源漏区泄放，对器件2 的栅氧不会造成损伤。当Metal2 生成后，AB 段积累的电荷通过ABCD 回路到器件2 的有源区泄放，器件1 和器件2 的栅氧化层都不会受到损伤。6 s4 N0 t7 B: q& a7 l1 c ' d2 G5 P" @2 Y' G% @$ x5 a5 S 2008-4-25 11:24:37 上传 下载附件 (10.29 KB) 6 ]; f+ m/ a' { 图1 电荷在导体上的积累和泄放4 }. K4 l  ~$ [) e6 V/ e 3 n. m2 U' j* y! c* h: B. ?7 N      在深亚微米VLSI 的加工工艺中，有三种基于等离子技术的刻蚀工序：   |$ J& v' ]( v2 T8 h; G7 p      （1）导体连线和图形的刻蚀：金属层或多晶硅等导体层面在等离子束的刻蚀下，形成各种各样的图形和线条。在工序结束前，导体图形的侧面会暴露在等离子束下从而积累电荷。这种情况下积累电荷量的多少与导体图形或线条的侧面积成正比。! @6 [% w" _6 v( b1 ?5 Q       （2）掩模胶的去除：导体图形刻好后，要用等离子束去掉导体图形上覆盖的掩模胶。掩模胶在工序的最后被去除时，导体层的顶面直接暴露在等离子束下。这种情况下积累电荷的多少正比于导体层图形的面积。* N9 W* }& e3 U       （3）通孔刻蚀：在导体层与层之间的绝缘层上刻出通孔。在通孔刻蚀完成时，通孔下层的导体层直接暴露在等离子束下，其积累电荷量的多少正比于通孔的总面积。; s8 q8 g0 l7 Q. y, r * }8 L% A; _! R  `/ y       从这三种典型等离子工序可看出，栅氧化层被损伤的几率正比于导体层的图形面积和侧面积，反比于其直接相连的栅的面积。 8 a9 e7 g6 x' A) F- U* N) I4 @% O) J 3 天线效应的消除0 I& x2 k1 H' C( H       由前面分析的天线效应的产生机理可以得到天线效应的消除机理：减小暴露的导体面积或加入其它电荷泄放回路。一般在集成电路版图设计中，消除天线效应的方法有三种：8 Y% {) T7 e" X2 K. ]2 J 8 ?' m" z7 c# q1 j6 L 2008-4-25 11:24:37 上传 下载附件 (20.19 KB) / E9 q( u% P' f) X 图2 消除天线效应的方法& \! s; Y# k) l9 w# \3 R. F (a)天线效应； (b)跳线法； (c)添加反偏二极管；/ |+ I9 _6 L9 _) W8 Q ' k2 X" e* F. @: y3 A       1） 跳线法。又分为“向上跳线”和“向下跳线”两种方式，如图2（b）所示。跳线即断开存在天线效应的金属层，通过通孔连接到其它层（向上跳线法接到天线层的上一层，向下跳线法接到下一层），最后再回到当前层。这种方法通过改变金属布线的层次来解决天线效应，但是同时增加了通孔，由于通孔的电阻很大，会直接影响到芯片的时序和串扰问题，所以在使用此方法时要严格控制布线层次变化和通孔的数量。1 Q8 O: C1 m" V! N5 F& P  E4 @ , b. b" _- [. t; w, h' _% F       在版图设计中，向上跳线法用的较多，此法的原理是：考虑当前金属层对栅极的天线效应时，上一层金属还不存在，通过跳线，减小存在天线效应的导体面积来消除天线效应。现代的多层金属布线工艺，在低层金属里出现PAE 效应，一般都可采用向上跳线的方法消除。但当最高层出现天线效应时，采用什么方法呢？这就是下面要介绍的另一种消除天线效应的方法了。8 X. |) j- o6 d 8 o& S0 W' j( {: P. N* A5 Z      2） 添加天线器件，给“天线”加上反偏二极管。如图2（c）所示，通过给直接连接到栅的存在天线效应的金属层接上反偏二极管，形成一个电荷泄放回路，累积电荷就对栅氧构不成威胁，从而消除了天线效应。当金属层位置有足够空间时，可直接加上二极管，若遇到布线阻碍或金属层位于禁止区域时，就需要通过通孔将金属线延伸到附近有足够空间的地方，插入二极管。; C# X2 M0 L2 ?: ~& M: M . t) x+ Z; @* ~1 a' I9 I      3） 给所有器件的输入端口都加上保护二极管。此法能保证完全消除天线效应，但是会在没有天线效应的金属布线上浪费很多不必要的资源，且使芯片的面积增大数倍，这是VLSI 设计不允许出现的。所以这种方法是不合理，也是不可取的。 " B6 b: ^4 l1 I- L6 D. q4 |$ \/ k" J9 z* ]0 N       4） 对于上述方法都不能消除的长走线上的PAE，可通过插入缓冲器，切断长线来消除天线效应。 " ]0 \' `; \  Q; |, ? + f3 }  l0 b- C( h& \* L' D9 ~      在实际设计中，需要考虑到性能和面积及其它因素的折衷要求，常常将法1、法2 和法4 结合使用来消除天线效应。4 T+ [$ P# n- Z; O# L' x / v7 h  q) Y% s$ p 4 天线规则5 f# T; i6 L8 P9 I$ [: B0 g: d       EDA 版图设计工具是通过foundry 厂商提供的天线规则来检查天线效应的。天线规则规定了能够连接到栅极上而不需要源极或漏极作为放电器件的最大金属面积。6 N: p4 F6 E/ _4 e 8 _( S+ d$ C' b      基本天线规则用天线比率（antenna ratio,AR）来衡量一颗芯片可能产生天线效应的几率。天线比率的定义是：构成“天线”的导体（一般是金属）的面积与其直接相连的栅氧化层的面积的比值。天线比率的定义是为了方便天线效应的检查，同时根据不同的工艺条件以及不同的检查对象，给出可允许的最大比值作为阈值来判断是否存在天线效应，从而确保金属上的电荷不会损坏栅极。4 Q: w# Z% I0 [  _& ` % S" ~% Z9 v9 M6 L2 S      由天线效应的产生原理得出，天线比率可表示为： % G  q9 @: p, v- qAR=Am/Ag； （1）5 ^2 @! n5 X& }8 x+ u* c# X 或 AR=A_s,m/A_g ； （2） : e( i! O4 R8 _8 Y% `      其中AR 表示天线比率，Ag 表示栅面积，Am 表示与栅直接相连的金属的面积，As,m 表示与栅直接相连的金属侧面积。如图3 所示，这里是把导体面积分为两部分：  b+ d) j( K5 H8 T1 G5 A9 A) f 顶层面积： Am =W×L； （3）9 B& e. x+ s. ~' \; G! q2 i" e- l& e 侧面积： A_s,m = 2(W+L) ×t； （4）* s5 z& K' O5 J) [% l: ~ ; ~1 ^7 U" B! u& L8 u8 ]      有些EDA 工具（比如CADENCE 公司的SoCEncounter）可以在提版图参数时提出连线周长信息：perimeter，从而侧面积的计算 公式 小学单位换算公式大全免费下载公式下载行测公式大全下载excel公式下载逻辑回归公式下载 可变为：A_s,m = perimeter×t 。 * H' Q0 ]+ W3 p/ B% P+ D. k9 V* [9 Z& E$ R 2008-4-25 11:24:37 上传 下载附件 (9.44 KB) 2 g! u* T; q1 M/ d 图3 金属面积计算示意图* x# l4 F( y5 H# p ' ]' ^) A$ B$ |& `- d' B  y      随着器件尺寸缩小，在深亚微米/超深亚微米集成电路中，金属线的厚度t 要比宽度W 大的多，如在SMIC0.18um工艺metal2 到metal5 金属线中，厚度为0.53um，宽度为0.28um。此时，金属层侧面上积累的电荷更容易给栅氧造成损伤，如果还用金属顶层面积来计算天线比率就会有很大的误差。所以，现代许多Foundry 厂提出的要求一般都是只针对侧面积。0 G+ g2 @% E- ^! F* \, u. m& f" z & q  l2 Q7 W% B# S" k, {0 m& ?6 W      而在实际计算金属层的天线效应时，不同的Foundry 厂有不同的要求。主要有两种方式：局部天线比率（Partial Antenna Ratio，PAR）和累积天线比率（Cumulated Antenna Ratio，CAR）。局部天线比率，又称之为顶层天线比率，顾名思义，就是只考虑顶层金属的天线效应；累积天线比率即为顶层金属和与其直接相关联的底层金属对栅的面积比值之和，不但需要求出顶层金属的PAR，还要求出与顶层金属直接相关联的下层金属的PAR。: D- `3 |) ]$ Y0 L% f# c . \. G& ?1 ^. h; E3 z      1） 局部天线比率PAR{Mi(Nj),g(k)}，表示直接连接到栅k 的第j 节点的金属i 层的天线比率。0 r! m2 t2 X2 ^' J% D' v . E( i2 K5 J1 i 2008-4-24 17:25:19 上传 下载附件 (6.32 KB) 3 [3 f; g5 P5 e2 ^: p - ]/ ?. W( l0 r1 a9 A" o/ }      其中g(k)表示gate(k)；A_Mi(Nj)表示第i 层金属（j节点）面积（Area of metali(nodej)）；AA 表示天线面积（Antenna area）；Fs 表示侧面积调整因子（side area adjusted factor）；Ag(Mi,Nj)表示直接连接到第 i 层金属j 节点的栅面积（Area of the gate(s) connected below metali, nodej）； 4 {+ w3 b% o+ `* \% }( c3 T( x# r- J0 k6 T, ?" b: t 2008-4-25 11:24:37 上传 下载附件 (11.47 KB) ; |6 x7 S3 s! ]& Y" `% Q1 n0 m% n 图4 天线比率计算示意图1 J7 G+ G0 h0 E  i. L  j, v& b 如：) M9 Z1 S- ^7 z0 R 2008-4-24 17:25:19 上传 下载附件 (7.09 KB) 9 ]- M, l3 L* h; t. _0 G1 S+ b  K6 ]. y       2） 累积天线比率CAR{Mi(Nj),g(k)}   E  ~8 j+ n  G9 q( r- Z- Y 2008-4-24 17:25:19 上传 下载附件 (5.75 KB) ( @8 j& Y+ I9 \/ t ; W7 L$ `8 ]& S, y3 G9 c) O如：: H1 z) d) R1 E; E4 z 2008-4-24 17:25:19 上传 下载附件 (8.97 KB) : b; A( }3 L! Y# W   X8 I& u9 F8 U2 H& I       一般情况下，在集成电路后端设计的工艺库中都包含了Foundry厂要求的天线规则信息，命名为“*_antenna.lef”文件，给出了最大天线比率。如SMIC0.18um工艺要求：连线侧面积／栅面积<400。 2 h8 X8 k" J* Q, Y! o% V; H, m7 p' c) s) F+ w" s+ S& L 5 实验应用* v2 i) b- U1 z$ @& ~- P! f3 ~3 S% B5 `7 E       雷达信号处理SoC 芯片采用SMIC0.18um1p6m（一层多晶6 层金属）工艺。在基于cadence公司的SoC Encounter 工具的版图设计中，结合3中所述的天线效应消除方法1 和方法2，完全修正了天线违反设计规则的问题。在此设计中，消除天线效应的步骤为： : Z% L: d) j* t/ P+ t& m" e7 \! O1）详细布线后，检查天线效应；# P& F/ p; ~8 D) D. a! o# L 2）稍微改小lef 文件中的ratio 值，进行加严检查，出现很多天线规则违例； . q0 \2 {! ^/ k2 x) I: M3）再进行ECO 布线，用工具自动插入天线器件；* V0 o0 C; v1 ]" q 4）再检查天线效应，得到一个详细的天线效应的报表文件，如表1 所示； + F3 l* m  B, n5）根据报表文件，对于较短的天线，采用向上跳线的方法解决； % _0 T6 @, q  O6 o% q6）对于较长的天线，在违例天线作为输出端的器件附近手动插入一个或多个天线二极管解决。0 d/ [4 Y9 t. r$ a  x 7）再次进行Verify PAE，没有违反规则的提示信息（violations）如表2 所示。 0 E4 ~: p& w  ?/ N # _" f& }% c2 x4 j. b, D      其他设计可以参考这个步骤，如果在第七步后还有违反规则的提示信息，则回到第五步继续或插入缓冲器。& [$ u3 F& {$ C/ i) ? , }/ t; ^- O, S# K: X0 j 表1 修复前的天线报告 2 Q) }* V' @' P0 S5 p% e2 }8 b 2008-4-25 11:18:08 上传 下载附件 (86.25 KB) 5 K. |% B6 d2 ?8 {+ a( ]" _) c; h, ~) a8 ? 表2 修复后的天线报告 ! L& M. Y' F! E 2008-4-25 11:18:08 上传 下载附件 (8.32 KB) 1 ?7 L" t  F3 l. N - }6 M7 R& S. U9 d2 B9 j2 I 6 结束语+ S. }4 I2 P: e8 X ( Y- l+ l! Q, Z4 c      在超深亚微米集成电路设计中，天线效应对芯片可靠性的影响日益显著，所以在版图设计中对天线效应的检查修复工作就必不可少。由于布线资源通常比较紧张，通过自动布局布线工具很难完全修正天线规则违例，还需要结合方法1 和方法2 进行手动修复。在雷达信号处理SOC 芯片版图设计中，正是采用了先进布局布线工具与手动修复相结合的方法，消除了天线效应，并保证了流片一次成功。