串行信号发生器设计

有符号数的＋、－运算寄存器堆的 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 自命题（序列检测器设计）任务（二）设计一个简单ALU单元。要求：1.输入按键0—9（或用10个开关代替数字0—9）。2．用数码管（或发光二极管）显示结果数值。模块接口信号名信号方向描述A[31:0]输入ALU第一个数据输入端B[31:0]输入ALU第二个数据输入端Ctrl[4:0]输入ALU运算功能编码C[31:0]输出ALU运算结果Zero输出运算结果0标志Overflow输出运算结果溢出标志(只在进行有符号数运算才有意义)Compare输出比较运算的结果编号功能名称Ctrl编码运算功能1无操作00000C=B2‘无符号加’运算00001C=A+B3‘有符号加’运算00010C=A+B4‘减’运算00011C=A-B5‘有符号减’运算00100C=A-B编号功能名称Ctrl编码运算功能6‘与’运算00101C=A&B7‘或’运算00110C=A|B8‘或非’运算00111C=~(A|B)9‘异或’运算01000C=A^B10‘小于置位’运算01001C=(A＜B)?1:011‘有符号小于置位’运算01010C=(A＜B)?1:012小于001011Compare=(A＜0)?1:013小于等于001100Compare=(A≤0)?1:014大于001101Compare=(A＞0)?1:015大于等于001110Compare=(A≥0)?1:016等于01111Compare=(A＝B)?1:017不等10000Compare=(A≠B)?1:0功能定义有符号数的＋、－运算分析：以补码为例：C=A+B；输入A、B是补码，输出C也应是补码。①A、B符号相异的和；②A、B符号相同的和；ⅰA、B的符号位都是0（＋）时，⑴C的符号位为0时，和不修正；⑵C的符号位为1时，和要修正（和是＋）；ⅱA、B符号位都是1（－）时，⑴C的符号位为1时，和不修正；⑵C的符号位为0时，和要修正（和是－）；抽样实例：7+(-8);(-5)+2;6+(-2)2+3;6+5(-4)+(-5);(-3)+(-2)“－”运算由同学们来做2．流程图：moduleALU(A,B,C,ctl,zero,over,cmp);input[3:0]A,B;input[4:0]ctl;output[3:0]C;outputzero,over,cmp;reg[3:0]C;regcmp,over;assignzero=(C==4'b0000)?1:0;always@(ctlorAorB)case(ctl)5'd00:C=B;5'd01:C=A+B;5‘d02:C<=A+B;//有符号5'd03:C=A-B;5‘d04:C=A-B;//有符号5'd05:C=A&B;5'd06:C=A|B;5'd07:C=~(A|B);5'd08:C=A^B;5'd09:beginif(A<B)C=1;elseC=0;end5‘d10:beginif(A<B)C=1;elseC=0;end//有符号5'd11:beginif(A<0)cmp=1;elsecmp=0;end5'd12:beginif(A<=0)cmp=1;elsecmp=0;end5'd13:beginif(A>0)cmp=1;elsecmp=0;end5'd14:beginif(A>=0)cmp=1;elsecmp=0;end5'd15:beginif(A==B)cmp=1;elsecmp=0;end5'd16:beginif(A!=B)cmp=1;elsecmp=0;endendcaseendmodule5'd02:beginC<=A+B;if(!(A[3]^B[3])&&!A[3]) if(C[3])beginover<=1;C[3]<=0;end elseover<=0;elseif(!(A[3]^B[3])&&A[3]) if(!C[3])beginover<=1;C[3]<=1;endelseover<=0;end//３．原程序：任务（二）设计寄存器堆。要求：完成对4个不同数据、不同地址的读写操作。模块接口信号定义信号名信号方向描述Clk输入MIPS-C处理器时钟Reset输入复位信号RS1[4:0]输入读寄存器文件时的第1个寄存器下标RS2[4:0]输入读寄存器文件时的第2个寄存器下标RD[4:0]输入写寄存器文件时的寄存器下标RegWrite输入寄存器文件写使能RData1[31:0]输出读寄存器文件时的第1个寄存器的输出RData2[31:0]输出读寄存器文件时的第2个寄存器的输出WData[31:0]输出?寄存器文件写入数据功能定义编号功能名称功能描述1读寄存器RData1输出RS1[4:0]所寻址的寄存器；RData2输出RS2[4:0]所寻址的寄存器。2写寄存器当时钟上升沿到来时，并且RegWrite有效时，WData被写入RD[4:0]所寻址的寄存器2．寄存器堆的设计模块模型：根据题意构建模块模型编程：modulerg(CLK,RESET,RS1,RS2,RD1,RegWrite,RData1,RData2,WData);input[4:0]RS1,RS2,RD1;inputCLK,RESET,RegWrite;input[31:0]WData;output[31:0]RData1,RData2,;reg[31:0]RData1,RData2;reg[31:0]mem[31:0];always@(posedgeCLK)if(RESET==0)beginRData1<=0;RData2<=0;endelseif(RegWrite)mem[RD1]<=WData;elsebeginRData1<=mem[RS1];RData2<=mem[RS2];endendmodule说明：１）mem后面是序号，前面是位宽。２）寄存器可做位操作，存贮器（寄存器堆）只能做字（单元）操作。建议：设计一个显存自命题（序列检测器设计）设计一个学号序列检测器，检测学号的低6位构成的8421码序列。检测器模块模型：信号发生器说明：clk同步时钟；x串行信号输入；y序列检测成功指示信号。串行信号发生器设计能接收扫描键盘的数字信息键盘信息可显示在扫描显示器上按输入信息的最后四位BCD码作为串行信号发生器的输入数据，并作串行输出设计过程键值输入（JZin）：八位键扫描信号（Jscan）：一位，输出显示输出（XSout）：八位显示扫描信号（XSscan）：三位，输出串行信号输出（CXXH）：一位工作时钟（CLK）：一位，输入串行同步时钟（synCLK）：一位，输出第一步：确定引脚的位宽、名称和输入输出极性。（依据：功能要求）设计过程第二步：分解模块JZinJscanXSoutXSscanCXXHCLKsynCLKCXXHFSQ时钟分配模块串行信号发生器模块扫描显示模块键值识别模块设计过程第三步：模块设计：时钟模块问题：各时钟的频率（速度）不知道？设计过程第三步：模块设计：串行信号发生器模块键盘硬件电路设计过程第三步：模块设计：键值识别模块jyxjyx：键值有效脉冲信号，高有效。BCDout：键值BCD码输出，4位。JZin：键值输入信号，8位Jscan：键扫描信号，输出JZCLK：键值识别模块工作时钟键值识别模块流程开始Y置第一次标志存键值和扫描状态N键值≠hff？Y清第一次标志转换键值为BCD码置键值有效标志清键值有效标志设计过程第三步：模块设计：扫描显示模块XSoutXSscan83XSCLK4BCDinSMXSyxj引脚说明：CXXHsynCLK设计过程第三步（1）：扫描显示模块的再设计XSmem显存43XSCLKXSscanXCDZBCDoutBCDin？问题：多个地址访问，存储器的内容会变吗？显示应至少两种模式：一是稳定显示学号；二是修改显示模式。修改显示模式的描述：第一个数字键按下后的显示第二个数字键按下后的显示第六个数字键按下后的显示说明：无键按下时显示不闪烁（绿色），有数字键按下时显示闪烁（红色）。如何识别第一个键值？也就是键值的有效性问题：①握手方式；②脉冲方式。用方式②CXXHsynCLK43BCDinXCDZsynCLKnCXFSQ模块间的连接（初步）