Xilinx_ISE 应用I

第四阶段实验ISP器件的设计与应用一、实验目的二、实验内容与 要求 对教师党员的评价套管和固井爆破片与爆破装置仓库管理基本要求三甲医院都需要复审吗 三、ISP器件的开发 流程 快递问题件怎么处理流程河南自建厂房流程下载关于规范招聘需求审批流程制作流程表下载邮件下载流程设计 五、设计举例四、Xilinx开发板Basys2介绍ISP器件的设计与应用I掌握采用可编程逻辑器件实现数字电路与系统的 方法 快递客服问题件处理详细方法山木方法pdf计算方法pdf华与华方法下载八字理论方法下载 程；掌握采用Xilinx_ISE软件开发可编程器件的过程；掌握VerilogHDL描述数字逻辑电路与系统的方法；掌握分层次、分模块的电路设计方法，熟悉使用可编程器件实现数字系统的一般步骤。一、实验目的Xilinx_ISE软件使用与DigilenttBasys2实验系统介绍二、实验内容与要求（共4周）使用verilog语言设计实现---流水灯实验（举例）ISP器件的设计与应用I使用verilog语言设计实现---模六十计数器功能要求：利用实验板实现模六十计数，即0-1-2-3-4-…59-0-1…，并在Basys2实验板的AN0与（LD3~LD0）上显示。设计步骤与要求：1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。2)在XilinxISE13.1软件中，编写输入所设计的源程序文件。3)对源程序进行编译及仿真 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 （注意合理设置，以便能够在验证逻辑的基础上尽快得出仿真结果）。4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit类型文件。5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。模六十计数器三、ISP器件的开发流程四、Xilinx开发板Basys2介绍可用资源4个七段数码管（AN3-AN0）（不含8421译码）8个LED发光管显示（LD7-LD0）4个按键开关（BTN3-BTN0），8个拨码开关（SW7-SW0）可配置晶振（25，50，100MHz）USB2.0接口1.新建工程五、流水灯设计举例（1）开启ISE13.1软件:开始程序XilinxISEDesignSuite13.1ISEDesignToolsProjectNavigator,会出现ISE13.1的画面.1.新建工程（2）在ISE13.1软件环境下,开启一个新的工程:FileNewProject.1.新建工程（3）单击next,下一个画面就是设定硬件FPGA的参数---请对照实验板芯片系列进行选择1.新建工程（4）点击next.此时出现此项目所有设定的信息，若需重新设定,则可back.若无误,则按finish2.创建新的Verilog源创建一个新的Verilog源文件（1）此时出现一个项目的框架,可以允许使用者开始进行项目的设计.（2）创建新的设计文件:ProjectNewSource;选择VerilogModule,并设定文件名称为led2.创建新的Verilog源创建一个新的Verilog源文件（3）点击next,出现NewSourceWizard,设定此设计的输出输入信号.2.创建新的Verilog源创建一个新的Verilog源文件（3）点击next,出现Summary,设点击finish,完成此设计的输出输入信号.2.创建新的Verilog源创建一个新的Verilog源文件（4）按next,再按finish;此时项目加入此模块之后,在Sourcees的窗口中会出现led.v的编辑窗口.（5）在ProjectNavigator右边的工作区可以看到LED.v的文件内容,此时可以修改或改变设计内容,在修改完成之后,利用FileSave来储存文件.（6）在撰写LED.v内容之时,可以參考ISE所附的语言模板LanguageTemplate.在本实验中我们需要了解计数器模块，点击软件界面上方的语言模板的快捷键，然后选择“Verilog_SynthesisConstructs_CodingExamples_Counters”，然后选择所需的计数器类型以做参考。2.创建新的Verilog源实验代码如下：////////////////////////////////////////////////////////////////////////////////////Company://Engineer:////CreateDate:12:07:2406/21/2011//DesignName://ModuleName:led////////////////////////////////////////////////////////////////////////////////////moduleled(inputclk,inputreset,output[3:0]led_out);reg[26:0]counter;always@(posedgeclk)beginif(reset)counter<=0;elsecounter<=counter+1;end//assignled_out=counter[3:0];//仿真时将counter的低4位传给led_out以提高频率，加快仿真速度assignled_out=counter[26:23];//实际下载时将counter的高4位传给led_out以降低频率，看到led灯闪烁endmodule3编译检错并查看电路（1）双击Synthesize-xst进行编译纠错,以确认设计的正确与否。（2）点开综合选项，双击ViewRTLSchematic，并选择Startwithaschematicofthetop-levelblock选项3编译检错并查看电路（3）点击OK，出现设计的整个电路模块图3编译检错并查看电路（4）直接双击电路顶层，查看内部电路模块3编译检错并查看电路（5）如果需要查看设计内部具体有哪些实际资源组成，则可以点开综合选项，双击“viewtechnologyschematic”3编译检错并查看电路（6）点击OK，出现设计顶层3编译检错并查看电路（7）直接双击顶层电路，则可以看到设计的内部电路是由哪些资源组成的。3编译检错并查看电路（8）在Processes的窗口中,直接以鼠标双击GenerateProgrammingFile的选项.此时ISE会自动执行并产生可以下载的.bit类型文件,此步骤是最直接验证设计工作的正确性与否.---可以等待仿真验证后再执行。（9）若在每一个步骤后都出现绿色的打勾,代 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 程序成功跑完而没有错误和警告。若有黄色的警告，一般可以忽略。若有一个程序都出现红色打叉[X]的符号,代表有错误,可以依显示结果来侦错.---可以等待仿真验证后再执行。4设计仿真在实际烧录FGPA之前，为了验证设计的正确性,可以先利用测试模板(Testbench)来验证设计的正确性。在这里请注意一下，为了加快仿真进程，仿真时将counter的低4位传给led_out以提高频率，更快地看到输出仿真结果。这时，将代码led.v的第37行使能，第38行不使能，然后保存。4设计仿真(1)点击ledHDL文件,创建一个新的测试平台源文件:ProjectNewSource.在源文件向导里,点击VerilogTestFixture作为源文件类型,输入文件名称为test.4设计仿真(2)一直点击next,直到点击finish,自动生成test.v的测试模板,在此基础上编辑输入激励：时钟周期设定为10ns，复位信号为高持续500ns后，再将复位信号置低。4设计仿真(3)保存test.v。选择sourcesforSimulation双击“BehaviorChecksyntax”。4设计仿真(4)双击SimulateBehavioralModel,ISE仿真器打开并开始仿真,,将图形界面缩小到合适的界面，其仿真结果如图所示:4设计仿真(5)我们也可以查看设计的内部信号。添加内部信号的步骤是:在Isim的InstancesandProcesses窗口中点选test,然后点击UUT，在object窗口则会出现全部信号：4设计仿真（6）拖动counter到仿真波形里，点击restart按钮,再点击runall按钮，运行一段时间后点击暂停，就可以看到内部信号仿真图。为了查看方便，将二进制数改为10进制无符号数的形式，选择counter信号，点击右键选择radix扩展栏中的UnsignedDecimal，由图可知counter信号是在正确计数的。（7）关闭Isim仿真器并保存。创建约束5创建约束（1）设定I/O脚的位置,可以利用LED.UCF来设定I/O脚的位置,以得到正确的输出文件.ProjectNewSource.设定输入的文件格式为ImplementationConstraintsFile,文件名称为led(自动储存为led.UCF)5创建约束（2）一直点击next，最后按finish（3）选择sourceforImplementation选项（4）点选Sourcees窗口内的led.ucf,点击processess窗口里的userconstraints，双击editconstraints（txt），输入后储存文件.其中,“LOC”代表管脚定义，相关管脚定义请参考实验板使用手册Basys2_rm.pdf或参照表4.3.1；“IOSTANDARD”代表电平标准，实验中设定为LVCMOS33；“SLEW”代表信号的翻转速率，有fast和slow之分，默认是slow，时钟信号clk变化比较快可设定为fast。5创建约束（4）在执行设计之前，需将之前我们仿真时修改的代码给还原，将代码led.v的第37行去能，第38行使能，然后保存。(5)重新执行GenerateProgrammingFile,确认设计无误（即确认所有步骤后均出现绿色的打勾,表示无错或至少没有步骤出现红色打叉[X]的符号,表示没有不可容忍的错误）。6下载设计到实验板(1)在完成设计验证之后,就可以将led.bit写入到FPGA内部,此时连接BASYS2实验板的USB下载线到PC机，并打开BASYS2实验板上的电源开关，在PC机桌面点击“开始->Digilent->Adept->adept”，打开专门的下载工具。