3选1频率选择器

3选1频率选择器实验二频率选择电路设计08电信1班林鸿辉28号一、实验目的：1）进一步熟悉VHDL的层次化设计方法。2）熟悉FPGA引脚锁定方法。3）熟悉硬件下载与测试方法。二、实验原理：如图所示。S为控制输入端，假设当S0=1时，MUX21中a2有效，y输出a2端，否则输出a3。以此类推，S1=1时，MUX31中y输出a1。三、实验内容1）用VHDL实现2X1数据选择器，并生成可供调用的方块图文件libraryieee;useieee.std_logic_1164.all;entitymux21isport(a,b,s:INS...

实验二频率选择电路设计 08电信1班林鸿辉28号一、实验目的：1）进一步熟悉VHDL的层次化设计方法。2）熟悉FPGA引脚锁定方法。3）熟悉硬件下载与测试方法。二、实验原理：如图所示。S为控制输入端，假设当S0=1时，MUX21中a2有效，y输出a2端，否则输出a3。以此类推，S1=1时，MUX31中y输出a1。三、实验内容1）用VHDL实现2X1数据选择器，并生成可供调用的方块图文件libraryieee;useieee.std_logic_1164.all;entitymux21isport(a,b,s:INSTD_LOGIC; y :OUTSTD_LOGIC);endmux21;ARCHITECTUREssOFmux21ISBEGINy<=aWHENs='0'elseb;ENDss;2）用例化语句实现下图所示3X1频率选择电路libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitymux31isport(a :INStd_Logic_Vector(3Downto1);s :INStd_Logic_Vector(1Downto0);y :outStd_Logic);endmux31;architecturessofmux31iscomponentmux21port(a,b,s:INSTD_LOGIC; y :OUTSTD_LOGIC);endcomponent;SIGNALz:std_logic;beginU0:mux21PORTMAP(a(2),a(3),S(0),z);U1:mux21PORTMAP(a(1),Z,s(1),Y);ENDss;3）仿真设计3X1频率选择电路的正确性4）根据图中表示的引脚号进行引脚锁定5）选择实验箱实验模式选择目标器件是EP1C6Q240C8，根据附录图选实验电路模式5。6）接入相关信号验证电路功能。用键1(PIO0，引脚号为1)控制s0；用键2(PIO1，引脚号为2)控制s1；a3、a2和a1分别接clock5(引脚号为16)、clock0(引脚号为93)和clock2(引脚号为17)；输出信号outy仍接扬声器spker(引脚号为129)。通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调）。S0S1Y1时钟信号对应频率（Hz）00a1Clock025601a2Clock2810a1Clock025611a3Clock51024四、实验总结：这次3选1多路频率选择器的设计，一开始的时候2选1选择器定义比较简单，只用了when-case语句就设计好了。但是后面的3选1元件例化语句中，引脚的定义不太明了，导致思维有点混乱。还有在两个选择器中，b输入端和y输出端之间不知道如何连接起来，后来才知道要设一个中间变量，由于没有中间变量，导致引脚锁定的时候b1和y1没有定义，虽然程序通过了，但是下载到实验板上的时候导致声音频率有误，这也是个问题。我是按照书上4位全加器的例子来做的，书上没有中间变量，这跟这次的3选1频率选择器稍微有点不同，难免有思路短板的嫌疑。通过此次实验，让我了解到自己思维不够清晰，间接的说明了平时实验努力不够，知识点之间不会融会贯通，联系不够紧密。只能再接再厉吧！

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