第四章_晶圆加工概述

第四章 芯片制造概述概述本章将介绍基本芯片生产工艺的概况。本章通过在器件表面产生电路元件的工艺顺序来阐述四种最基本的平面制造工艺。接下来解释了从功能 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 图到光刻掩膜板的生产的电路设计过程。最后,详细描述了晶圆和器件的特性和术语。目的完成本章后您将能够：1.鉴别和解释最基本的四种晶圆生产工艺。2.辨别晶圆的各个部分。3.描绘集成电路设计的流程图。4.说出集成电路合成布局图和掩膜组的定义与用途。5.画出作为基础工艺之一的掺杂工艺顺序截面图。6.画出作为基础工艺之一的金属化工艺顺序的截面图。7.画出作为基础工艺之一的钝化层工艺顺序的截面图。8.识别集成电路电路器件的各个部分。晶圆生产的目标芯片的制造,分为四个阶段：原料制作、单晶生长和晶圆的制造、集成电路晶圆的生产、集成电路的封装。前两个阶段已经在本 书 关于书的成语关于读书的排比句社区图书漂流公约怎么写关于读书的小报汉书pdf 的第三章涉及。本章讲述的是第三个阶段，集成电路晶圆生产的基础知识。集成电路晶圆生产（waferfabrication）是在晶圆表面上和表面内制造出半导体器件的一系列生产过程。整个制造过程从硅单晶抛光片开始，到晶圆上包含了数以百计的集成电路芯片（图4.1）。晶圆术语图4.2列举了一片成品晶圆。接下来将向读者讲解晶圆表面各部分的名称：图4.2 晶圆术语1.器件或叫芯片（Chip,die,device,microchip,bar）：这个名词指的是在晶圆表面占大部分面积的微芯片掩膜。2.街区或锯切线（Scribelines,sawlines,streets,avenues）：在晶圆上用来分隔不同芯片之间的街区。街区通常是空白的,但有些公司在街区内放置对准靶,或测试的结构（见‘Photomasking’一章）。3. 工程 路基工程安全技术交底工程项目施工成本控制工程量增项单年度零星工程技术标正投影法基本原理 试验芯片（Engineeringdie,testdie）：这些芯片与正式器件（或称电路芯片）不同。它包括特殊的器件和电路模块用于对晶圆生产工艺的电性测试。4.边缘芯片（Edgedie）：在晶圆的边缘上的一些掩膜残缺不全的芯片而产生面积损耗。由于单个芯片尺寸增大而造成的更多边缘浪费会由采用更大直径晶圆所弥补。推动半导体工业向更大直径晶圆发展的动力之一就是为了减少边缘芯片所占的面积。5.晶园的晶面(WaferCrystalPlans)：图中的剖面标示了器件下面的晶格构造。此图中显示的器件边缘与晶格构造的方向是确定的。6.晶圆切面/凹槽(Waferflats/notches)：例如图示的晶圆有主切面和副切面，表示这是一个P型<100>晶向的晶圆（见第三章的切面代码）。300 毫米晶圆都是用凹槽作为晶格导向的标识。晶圆生产的基础工艺集成电路芯片有成千上百的种类和功用。然而，它们都是由为数不多的基本结构（主要为双极结构和金属氧化物半导体结构，见第十六章）和生产工艺制造出来的。类似于汽车工业，这个工业生产的产品范围很广，从轿车到推土机。然而，金属成型、焊接、油漆等工艺是对有的汽车厂都是通用的。在汽车厂内部，这些基本的工艺以不同的方式被应用，来制造出客户希望的产品。同样，芯片制造也是一样。制造企业使用四种最基本的工艺方法通过大量的工艺顺序和工艺变化制造出特定的芯片。这些基本的工艺方法是增层、光刻、掺杂、热处理（图4.3）。∙Layering(增层)∙Patterning(光刻)∙Doping(掺杂)∙HeatTreatments(热处理)图4.3 晶圆生产的基础工艺增层增层是在晶圆表面形成薄膜的加工工艺。分析图4.4的简单MOS晶体管可看出在晶圆表面生成了许多的薄膜。这些薄膜可以是绝缘体、半导体或导体。它们是由不同的 材料 关于××同志的政审材料调查表环保先进个人材料国家普通话测试材料农民专业合作社注销四查四问剖析材料 组成，使用多种工艺生长或淀积的。这些主要的工艺技术是生长二氧化硅膜和淀积不同种材料的薄膜。通用的淀积技术是化学汽相淀积（CVD）、蒸发和溅射。图4.6列出了常见的薄膜材料和增层工艺。其中每项的具体情况在本书的工艺章节各有阐述。各种薄膜在器件结构内的功用在第16章进行解释。DepositedPassivationLayer(淀积钝化层)DepositedMetalLayer(淀积金属膜)GrownOxideLayers(生长氧化层)图4.4 截面图-完整金属氧化物栅极晶体管的生长层和沉积层Layering Operations(增层的制程)Grown(生长法)deposition(淀积法)Oxidation(氧化工艺)   CVD(化学汽相淀积工艺)Nitridation(氮化硅工艺)　Evaporation(蒸发工艺)Sputtering(溅射)图4.5 增层的制程分类层别(Layers)热氧化工艺(ThermalOxidation)化学汽相淀积工艺(ChemicalVaporDeposition)蒸发工艺(Evaporation)溅射工艺(Sputtering)绝缘层(Insulators)二氧化硅(SiliconDeioxide)二氧化硅(SiliconDioxide)氮化硅(SiliconNitrides)二氧化硅(SiliconDioxide)一氧化硅(SiliconMonoxide)半导体层(semiconductors)外延单晶硅(EpitaxialSilicon)多晶硅(PolySilicon)导体层(conductors)铝(Aluminum)铝/硅合金(Aluminum/Silicon)铝铜合金(Aluminum/Copper)镍铬铁合金(Nichrome)黄金(Gold)钨(Tungsten)钛(Titanium)钼(molybdenum)铝/硅合金(Aluminum/Silicon)铝铜合金(Aluminum/Copper)图4.6薄层分类/工艺与材料的对照表Layeredwafer (有薄膜的晶圆) PatterningProcess(光刻制程) Hole (正胶工艺-开孔)or   (或)Island(负胶工艺-留岛)图4.7 光刻加工过程光刻光刻是通过一系列生产步骤将晶圆表面薄膜的特定部分除去的工艺（图4.7）。在此之后，晶圆表面会留下带有微图形结构的薄膜。被除去的部分可能形状是薄膜内的孔或是残留的岛状部分。光刻工艺也被称为大家熟知的Photomasking,masking,photolithography,或microlithography。在晶圆的制造过程中，晶体三极管、二极管、电容、电阻和金属层的各种物理部件在晶圆表面或表层内构成。这些部件是每次在一个掩膜层上生成的，并且结合生成薄膜及去除特定部分，通过光刻工艺过程，最终在晶圆上保留特征图形的部分。光刻生产的目标是根据电路设计的要求，生成尺寸精确的特征图形，并且在晶圆表面的位置正确且与其它部件（parts）的关联正确。光刻是所有四个基本工艺中最关键的。光刻确定了器件的关键尺寸。光刻过程中的错误可造成图形歪曲或套准不好，最终可转化为对器件的电特性产生影响。图形的错位也会导致类似的不良结果。光刻工艺中的另一个问题是缺陷。光刻是高科技版本的照相术，只不过是在难以置信的微小尺寸下完成。在制程中的污染物会造成缺陷。事实上由于光刻在晶圆生产过程中要完成5层至20层或更多，所以污染问题将会放大。掺杂掺杂是将特定量的杂质通过薄膜开口引入晶圆表层的工艺制程（图4.8）。它有两种工艺方法：热扩散（thermaldiffusion）和离子注入（implantation），都在第十一章有详细阐述。ThermalDiffusion(热扩散)IonSource(离子源) IonImplantation (离子注入)图4.8掺杂热扩散是在1000摄氏度左右的高温下发生的化学反应，晶圆暴露在一定掺杂元素汽态下。扩散的简单例子就如同除臭剂从压力容器内释放到房间内。汽态下的掺杂原子通过扩散化学反应迁移到暴露的晶圆表面，形成一层薄膜。在芯片应用中，热扩散也被称为固态扩散，因为晶圆材料是固态的。热扩散是一个化学反应过程。离子注入是一个物理反应过程。晶圆被放在离子注入机的一端，掺杂离子源（通常为气态）在另一端。在离子源一端，掺杂体原子被离化（带有一定的电荷），被电场加到超高速，穿过晶圆表层。原子的动量将掺杂原子注入晶圆表层，好象一粒子弹从枪内射入墙中。掺杂工艺的目的是在晶圆表层内建立兜形区,或是富含中子（N型）或是富含空穴（P型）。这些兜形区形成电性活跃区和PN结，在电路中的晶体管、二极管、电容器、电阻器都依靠它来工作。OxideLayerWafer (有氧化膜的晶圆)DopedN-orP-Typeregioninwafersurface (掺杂的N型和P型区域) 图4.9晶片表面的N型和P型掺杂区的构成热处理热处理是简单地将晶圆加热和冷却来达到特定结果的制程。在热处理的过程中，在晶圆上没有增加或减去任何物质，另外会有一些污染物和水汽从晶圆上蒸发。在离子注入制程后会有一步重要的热处理。掺杂原子的注入所造成的晶圆损伤会被热处理修复，称为退火，温度在1000摄氏度。另外，金属导线在晶圆上制成后会有一步热处理。这些导线在电路的各个器件之间承载电流。为了确保良好的导电性，金属会在450摄氏度热处理后与晶圆表面紧密熔合。热处理的第三种用途是通过加热在晶圆表面的光刻胶将溶剂蒸发掉，从而得到精确的图形。制造半导体器件和电路当今的芯片结构含有多层薄膜和掺杂，很多层的薄膜生长或淀积在晶圆表面，包括多层的导体配合以绝缘体（图4.10四层截面）。完成如此复杂的结构需要很多生产工艺。并且每种工艺按照特定顺序进行包含一些工步和和子工步。64GCMOS器件的特殊制程需要180个重要工艺步骤，52次清洗，和多达28层膜版。1尽管如此，所有这些工艺步骤都是四大基础工艺之一。图4.11列出了基础工艺和每一个工艺 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 的原理。在图中的是一个简单器件-MOS栅极硅晶体管的构成，插图说明了制造的顺序。这类晶体管各部分的功能和晶体管的工作原理在第十四章有详细阐述。Interlevel (内联接) PlanarizedOxide(平坦化的氧化层)FieldOxide(场氧化层)Poly-Si(多晶硅) ActiveArea(功能区)ViaPlug(钨插塞)FirstMetal(第一层金属)SecondMetal(第二层金属)图4.10典型VLSI规模两层金属集成电路结构的截面图(CourtesyofSolidStateTechnology)BasicOperation基本工艺Process制程方法Options具体分类Layering增层Oxidation氧化Atmospheric常压氧化法HighPressure高压氧化法RapidThermalOxidation快速热氧化ChemicalVaporDeposition化学汽相淀积AtmosphericPressure常压化学汽相淀积LowPressure(LPCVD)低压化学汽相淀积PlasmaEnhanced(PECVD)等离子增强化学汽相淀积VaporPhaseEpitaxy(VPE)汽相外延法MetaloranicCVD(MOCVD)金属有机物CVDMoleculurBeamEpitaxy(MBE)分子束外延PhysicalVaporDeposition(PCD)物理汽相淀积VacuumEvaporation真空蒸发法Sputtering溅射法Patterning光刻Resist光刻胶Positive正胶工艺Negative负胶工艺ExposureSystems暴光系统Contact接触式暴光Proximity接近式暴光ScanningProjection投影式暴光Stepper步进暴光机ExposureSources暴光源HighPressureMercury高压汞X-raysX射线E-Beams电子束暴光ImagingProcesses成象工艺SingleLayerResist单层光刻胶MultilayerResist多层光刻胶AntireflectingLayers防反射层Off-AxisIllumination偏轴照明Planarization平坦化ContrastEnhancement对比度提高Etch刻蚀WetChemistry-Liqiud/vapor湿化学刻蚀Dry(Plasma)干法刻蚀Lift-Off剥脱IonMillling离子磨ReactionIonEtch(RIE)反应离子刻蚀法Doping掺杂Diffusion扩散OpenTube-Horizontal/Vertical(开放式炉管-水平/竖置)ClosedTube封闭炉管RapidThermalProcess(RTP)快速热处理IonImplantationMedium/HighCurrent中/高电流离子注入Low/HighVoltage(energy)低能量/高能量离子注入Heating热处理Thermal加热HotPlates加热盘Convection热对流RTP快速加热Radiation热辐射Infrared(IR)红外线加热图4.11晶圆制造加工/工艺的一览表电路设计电路设计是产生芯片整个过程的第一步。电路设计由布局和尺寸。设计电路上一块块的功能电路图开始，比如逻辑功能图（见图4.12）。这个逻辑图设计了电路要求的主要功能和运算。接下来，设计人员将功能逻辑图转化为示意图（图4.13）。示意图标示出了各种电路元件的数量和连接关系。每一个元件在图上由符号代表。附在示意图后的是电路运行必需的电性参数（电路、电压、电阻，等等）。第三步是电路版面设计，它是半导体集成电路所独有的。电路的工作运行与很多因素相关，它包括材料电阻率，材料物理特性和元件的物理尺寸。另外的因素是各个元件之间的相对定位关系。所有这些考虑因素决定了元件、器件、电路的物理布局和尺寸。线路图设计开始于使用复杂尖端的的计算机辅助设计系统（CAD）将每一个电路元件转为具体的图形和尺寸。通过CAD系统构构造成电路，接下来将是把最后设计完全地复制。得出的结果是一张展示所有子层图形的复合叠加图。此图称为复合图（composite）。复合图类似于一座多层办公楼的设计图，从顶部俯视并展示所有楼层。但是，复合图是实际电路尺寸的许多倍。制造集成电路和盖楼房同样需要一层层地建，因此必须将电路的复合图分解为每层的设计图。图4.14以一个简单的金属氧化物栅极晶体管举例图解了复合图和分层图形。每层的图形是数字化的(数字化是图形转换为数据库)并由计算机处理的X-Y坐标的设计图。INPUTA (输入A) INPUTＢ(输入Ｂ) CARRY (进位) SUM(和量)图4.12举例-简单电路的逻辑功能设计图Output (输出) Resistor(电阻)　Diode(二级管)　NPN(负极-正极-负极型晶体管)BipolarTransistors (双极型晶体管)MOSTransistors(金属氧化物半导体晶体管)图4.13 举例-由元件符号组成的电路示意图#1WELLMASK (#1阱掩膜版) #2GATEMASK (#2栅极掩膜版)#3CONTACTMASK(#3接触掩膜版)#4METALMASK（#4 金属掩膜版）#5PADMASK(#5引线垫掩膜版)Compositedrawing(复合图)Masksstackedandaligned(所有掩膜版迭加并对准)　图4.14五层掩膜版栅极硅晶体管的复合图和分层图图4.14 举例-由元件符号组成的电路示意图光刻母版和掩膜版光刻工艺是用于在晶圆表面上和内部产生需要的图形和尺寸。将数字化图形转到晶圆上需要一些加工步骤。在光刻制程中，准备光刻母版(reticle)是其中一个步骤。光刻母版是在玻璃或石英板的镀薄膜铬层上生成分层设计电路图的复制图。光刻母版可直接用于进行光刻，也可能被用来制造掩膜版。掩膜版也是玻璃底板表层镀铬。在加工完成后，在掩膜版表面会覆盖许多电路图形的复制（图4.15b）。掩膜版被用整个晶圆表面形成图形。（光刻母版和掩膜版的制做在十一章有详细讲述。)图4.15解释了从电路设计到图形成行与晶圆之上的过程。光刻母版和掩膜版由工厂单独的部门制造或者从外部供应商购买。它向芯片生产部门按每种电路器件种类提供一套光刻母版或掩膜版。Chrome (铬金属) Glass(玻璃)图4.15(a)玻璃模版上镀铬　(b)有相同图形的光刻母版StartingＷafer (原料晶圆) 　Source/DrainMask(源极/漏极光刻)FieldOxide(场氧化层)　Source/DrainDopingandReoxidation(源/漏极掺杂和氧化层再生长)MaskandGrowGateOxide(光刻及生长栅极氧化层)　ContactMaskandMetallization(接触插塞光刻和金属)ＤepositPolysilicon(沉积多晶硅)图4.16　MOS栅极硅晶体管的工艺步骤晶圆制造实例集成电路的生产从抛光硅片的下料开始。图4.16的截面图按顺序展示了构成一个简单的MOS栅极硅晶体管结构所需要的基础工艺。每一步工艺生产的说明如下：第一步：增层工艺。对晶圆表面的氧化会形成一层保护薄膜，它可作为掺杂的屏障。这层二氧化硅膜被称为场氧化层。第二步：光刻工艺。光刻制程在场氧化层上开凹孔以定义晶体管的源极、栅极和漏极的特定位置。第三步：增层工艺。接下来，晶圆将经过二氧化硅氧化反应加工。晶圆暴露的硅表面会生长一层氧化薄膜。它可作为栅极氧化层。第四步：增层工艺。在第四步，晶圆上沉积一层多晶硅作为栅极构造的。第五步：光刻工艺。在氧化层/多晶硅层按电路图形刻蚀的两个开口，它们定义了晶体管的源极和漏极区域。第六步：掺杂工艺。掺杂加工用于在源极和漏极区域形成N阱。第七步：增层工艺。在源极和漏极区域生长一层氧化膜。第八步：光刻工艺。分别在源极、栅极和漏极区域刻蚀形成的孔，称为接触孔。第九步：增层工艺。在整个晶圆的表面沉积一层导电金属，该金属通常是铝的合金。第十步：光刻工艺。晶圆表面金属镀层在芯片和街区上的部分按照电路图形被除去。金属膜剩下的部分将芯片的每个元件准确无误地按照设计要求互相连接起来。第十一步：热处理工艺。紧随金属刻加工后，晶圆将在氮气环境下经历加热工艺。此步加工的目的是使金属与源、漏、栅极进一步熔粘以获得更好的电性接触连结。第十二步：增层工艺。芯器件上的最后一层是保护层，通常被称为防刮层或钝化层（在图4.5中没有列出）。它的用途是使芯片表面的元件在电测，封装及使用时得到保护。第十三步：光刻工艺。在整个工艺加工序列的最后一步是将钝化层的位于芯片周边金属引线垫上的部分刻蚀去。这一步被称为引线垫掩膜（在图4.6中没有列出）。这个十二步的工艺流程举例阐述了这四种最基本的工艺方法是如何应用到制造一个具体的晶体管结构的。电路所需的其它元件（二极管、电阻器和电容）也同时在电路的不同区域上构成。比如说，在这个工艺流程下，电阻的图形和晶体管源/漏极图形同时被添加在晶圆上。随后的扩散工艺形成源极/栅极和电阻。对于其它形式的晶体管，如双极型和硅晶栅极金属氧化物半导体，也同样是由这四种最基本的工艺方法加工而成，不同的只是所用材料和工艺流程。芯片术语图4.17是一个中等规模的金属氧化物半导体集成电路的显微照片。之所以选择这个集成等级，是为了照片上能显示出电路的具体图形。对于很高集成度的电路，它的元件非常小，以至于在整个芯片的显微照片上无法辨认。芯片的主要结构部件是：1．双极型晶体管2．电路的特定编号3．压焊点4．压焊点上的一小块污染物5．金属导线6．街区（芯片间的分割线）7．独立无连接的元件8．掩膜版对准标记9．电阻图4.17芯片术语晶圆测试在晶圆制造完成之后，是一步非常重要的测试。这步测试是晶圆生产过程的成绩单。在测试过程中，每一个芯片的电性能力和电路机能都被检测到。晶圆测试也就是芯片测试（diesort）或晶圆电测（wafersort）。在测试时，晶圆被固定在真空吸力的卡盘上，并与很薄的探针电测器对准，同时探针与芯片的每一个焊接垫相接触（图4.18）。电测器在电源的驱动下测试电路并记录下结果。测试的数量、顺序和类型由计算机程序控制。测试机是自动化的，所以在探针电测器与第一片晶圆对准后（人工对准或使用自动视觉系统）的测试工作无须操作员的辅助。测试是为了以下三个目标。第一，在晶圆送到封装工厂之前，鉴别出合格的芯片。第二，器件/电路的电性参数进行特性评估。工程师们需要监测参数的分布状态来保持工艺的质量水平。第三，芯片的合格品与不良品的核算会给晶圆生产人员提供全面业绩的反馈。合格芯片与不良品在晶圆上的位置在计算机上以晶圆图的形式记录下来。从前的旧式技术在不良品芯片上涂下一墨点。晶圆测试是主要的芯片良品率统计方法之一。随着芯片的面积增大和密度提高使得晶圆测试的费用越来越大。2这样一来，芯片需要更长的测试时间以及更加精密复杂的电源、机械装置和计算机系统来执行测试工作和监控测试结果。视觉检查系统也是随着芯片尺寸扩大而更加精密和昂贵。芯片的设计人员被要求将测试模式引入存储阵列。测试的设计人员在探索如何将测试流程更加简化而有效，例如在芯片参数评估合格后使用简化的测试程序，另外也可以隔行测试晶圆上的芯片，或者同时进行多个芯片的测试。晶圆的测试良品率在第六章具体讲述。FAB (晶圆制造) ＷaferSort(晶圆测试)　FunctioningDie(合格芯片)PowerSupplies(电源)Computer(计算机)CrossSectionofWaferSortOperation晶圆测试工作截面图图4.18晶圆测试集成电路的封装如图4.19中演示的，绝大部分晶圆会被送到第四个制造阶段-封装（packaging）。封装厂可能与晶圆厂在一起，或者在远离的地点，许多半导体制造商将晶圆送到海外的工厂封装芯片。（封装工艺在第十八章有详细讲述）在封装过程中，晶圆被分成许多小芯片，合格的芯片被封装在一个保护壳内。也有一些种类的芯片无须封装被直接合成到电子系统中。总结半导体制造过程周期长而且复杂，并随着产品类型、集成等级、特征尺寸等的不同产生许多生产工艺差异。本章将半导体的制造分成四个阶段讲述会更容易理解。读者会通过认识最基本的四个工艺方法得到对对晶圆生产的进一步理解。本章利用几个简单的工艺来讲解晶圆生产的基本技术工艺。实际的各种工艺将在工艺原理章节里和第十六、十七章里重点阐述。半导体工业的驱动力和发展方向在第十五章中有论述。ＷaferPreparation(生产原料晶圆)  SandtoSilicon　提炼硅材    　CrystalGrown　生长单晶WaferPrep    晶圆整形Fabrication（晶圆制造）IndividualCircuitFabricatedInandOnWafer　在晶圆上生产集成电路ElectricalTest(电性测试)EachCircuitisElectricallyTested测试晶圆上的每一块集成电路AssemblyGoodDieareAssembledintoPackagesanTested　合格芯片的封装及测试图4.19集成电路制造顺序图4.15(a)玻璃模版上镀铬　(b)有相同图形的光刻母版关键术语和概念芯片                          光刻加工芯片术语                      工程试验芯片电路设计的步骤                热处理加工电路设计图厂                  增层加工电性测试厂                    复合图扩散加工  复习问题1．说出一种增层的工艺。2．离子注入属于那一种基本的工艺方法？3．列出最基本的四种工艺方法。4．将氧化/光刻/扩散的加工流程画成截面图解释。5．描述一下电路设计的复合图。6．那一种基本工艺方法用到掩膜版？7．在电性测试是检测以下哪一参数？（晶圆厚度，缺陷密度，电路功能）8．在电路设计过程的哪一步运用CAD系统？9．为什么要将芯片封装？10.晶圆制造实例所讲的接触孔是什么作用？参考文献4.1R.Kopp,KoppSemiconductorEngineering,September19964.2R.Iscoff,“VLSITesting:TheStakesGetHigher”,SemiconductorInternational,September1993,P.58