EDA技术概述

FPGA-CPLD原理及应用第1章EDA技术概述1.1.2基于大规模可编程逻辑器件的数字系统 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 现代数字系统设计相当多的部分是基于大规模可编程逻辑器件的，这是因为基于大规模可编程逻辑器件的设计具有面市时间快、灵活性大、可定制解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 、开发成本低和现场更新能力等优点。工程师首先对系统或者设计进行构思，然后在计算机上采用高级语言来描述这一构思（VerilogHDL语言或者VHDL语言），设计出软件代码。1.2.3从PAL到PLD到复杂可编程逻辑器件CPLD1.2.4从CPLD到FPGA的产生CPLD相对于老的PLD器件最大进步主要在于它能够在单个器件中容纳大量的逻辑。理论上，可以不断在CPLD中加入LAB，继续增加逻辑数量。但是，这样做需要有额外的布线，实现所有这些LAB的连接，其连接数量会指数增长，直到芯片管芯的连线数量超过了逻辑数量，这限制了容量的扩展。1.2.3从PAL到PLD到复杂可编程逻辑器件CPLD1.2.5在系统编程问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 的解决由于可编程逻辑器件越来越大，越来越复杂，器件本身编程也越来越复杂。对浮栅晶体管器件进行编程时，PAL或者PLD必须放在特殊的自动编程单元中，在正确的I/O引脚上加上正确的编程电压。这基本违背了在系统编程的理念，因为它需要把器件从电路板上拿下，放在编程单元中重新编程，或者在电路板上放一些特殊装置来进行编程。1.3FPGA系统结构和资源由于技术的进步，产生了百万级的FPGA，同时为了照顾用户的特殊需求，现在包含了四种可编程资源，即位于芯片内部的可编程逻辑单元（LE）、位于芯片四周的可编程I/O、分布在芯片各处的可编程布线资源和片内嵌入式存储器块RAM。也增加了嵌入式乘法器、锁相环的资源。1.3.1可编程逻辑单元（LE）典型的LE结构图，LE包括3个主要部分：查找表（LUT）、进位逻辑和输出寄存器逻辑。1.3.2可编程布线FPGA布线通道使器件资源能够与芯片任何地方的所有其他资源进行通信。FPGA布线通道可以分成两类，本地互联以及行列互联。本地互联直接连接LE，邻近LAB之间进行最短连接，称为直接链路。另一类互联是行列互联。这类互联的长度固定，跨过一定数量的LAB，或者整个器件。1.3.3可编程I/OFPGAI/O控制功能含在阵列边沿的模块中，所有器件资源都可以通过FPGA布线通道使用该功能。除了基本输入、输出以及双向信号，I/O引脚还支持多种I/O 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 ，包括多种最新的低电压高速标准。1.3.4嵌入式存储器RAM现代FPGA器件除了LAB之外还含有特殊的硬件模块。这些专用资源模块占用了阵列中一个或者多个模块，通过FPGA布线通道可以访问这些模块。这些专用资源通常在器件中以特殊行列模块的形式进行排列。存储器模块就是特殊的专用模块，可以配置为不同类型的存储器。1.3.5嵌入式乘法器现代FPGA器件中另一类专用资源模块是嵌入式乘法器。嵌入式乘法器是高性能逻辑模块，能够完成乘法、加法和累加操作。它们可以替代LUT逻辑来提高设计中的算术性能。这对DSP设计非常有用。某些器件还具有高速收发器。这些I/O结构支持高速协议，传送速率达到每秒百兆位甚至千兆位。1.3.6时钟由于FPGA是基于同步寄存器逻辑，因此，时钟和时钟控制结构是FPGA体系结构的重要组成部分。时钟基本上是高速扇出控制信号，FPGA器件有控制时钟信号应分配到哪里、时钟信号怎样到达目的地的硬件。所有FPGA器件都含有专用时钟输入引脚。1.3.7锁相环PLL是能够产生不同时钟域的结构，保证在生成的输出时钟之间斜移最小。PLL是可编程的，使设计人员很容易建立不同频率、占空比和相移的多种时钟域，用于整个设计中。1.3.8FPGA与CPLD的对比对比一下CPLD和FPGA的主要特性，提供一个简单参考，帮助确定某一设计适合采用哪类器件。内部结构CPLDFPGA基本逻辑组成LAB由宏单元构成LAB由LE构成建立逻辑功能乘积和LUT逻辑布局LAB围绕全局互连LAB排列在网格阵列互连LAB本地和全局PILAB本地和行/列/分段/整个芯片板上DSP…专用乘法器/加法器/累加器板上存储器…存储器模块，可使用互连编程技术EPROM、EEPROMFLASHSRAM1.4FPGA的设计流程FPGA设计方法可以总结为一个简单的设计流程，Altera的QuartusII软件是全集成开发工具，完全支持这一设计流程。具体步骤如下：（1）进行源文件的编辑和编译。（2）进行逻辑综合和优化。（3）进行目标器件的布线/适配。（4）目标器件的编程下载。（5）硬件仿真/硬件测试。1.5Altera公司FPGA低成本器件—CycloneⅡCycloneⅡ器件是Altera公司在2004年6月推出的，采用90nm 工艺 钢结构制作工艺流程车尿素生产工艺流程自动玻璃钢生产工艺2工艺纪律检查制度q345焊接工艺规程 。其中的逻辑单元数量高达68416个，片内嵌入式存储器容量最多增加至1.1Mb，用户I/O最多可达622个。这个系列的产品具有用户定义的功能、性能领先、低功耗、高密度和低成本的优势。1.5.1主要特性CycloneⅡ器件可提供4608到68416个逻辑单元（LE），包括了嵌入式18×18位乘法器、专用外部存储器接口电路、4Kb嵌入式存储器块、锁相环（PLL）和高速差分I/O等功能。1.5.2基于数字信号处理（DSP）应用CycloneⅡ器件提供最多150个18×18位的乘法器，可以实现通用数字信号处理（DSP）功能。与基于逻辑单元的乘法器相比，嵌入式乘法器性能更高，占用逻辑单元更少。1.5.3专用外部存储器接口CycloneⅡ器件可以通过一个专用接口和双倍数据速率DDR2、单倍速率SDRAM器件以及四倍数据速SRAM器件进行通信，保证快速可靠的数据传输，传输速率最高达到668Mbps。表给出了CycloneⅡ支持的外部存储器接口。存储技术I/O标准最大总线宽最大时钟速度最大数据速率SDRSDRAM3.3VLVTTL72bits167MHz167MbpsDDRSDRAM2.5VSSTLClassⅠ,Ⅱ72bits167MHz334MbpsDDR2SDRAM1.8VSSTLClassⅠ,Ⅱ72bits167MHz334MbpsQDR ⅡSRAM1.8VHSTLClassⅠ,Ⅱ36bits167MHz668Mbps1.5.4嵌入式锁相环CycloneⅡ器件具备最多4个增强型锁相环（PLL），提供先进的时钟管理能力。例如，频率合成、可编程相移、外部时钟输出、可编程占空比、锁定检测、可编程带宽、输入时钟扩频和支持高速差分输入输出时钟信号。1.5.5单端I/O特性CycloneⅡ器件支持单端I/O标准，如LVTTL、LVCMOS、PCI和PCI-X。I/O标准性能典型应用3.3/2.5/1.8VLVTTL167通用3.3/2.5/1.8/1.5VLVCMOS167通用3.3VPCI66个人电脑（PC），嵌入式应用3.3VPCI-X100PC，嵌入式应用2.5/1.8VSSTLClassI167存储器2.5/1.8VSSTLClass Ⅱ133/125存储器1.8/1.5VHSTLClassⅠ167存储器1.8/1.5VHSTLClass Ⅱ100存储器1.5.6差分I/O特性与单端I/O标准相比，CycloneⅡ器件的差分信号提供更好的噪音容限，产生更低的电磁干扰（EMI），并降低了功耗。表列出了CycloneⅡ器件内的差分I/O标准和所支持的性能。I/O标准性能/Mbps典型应用LVDS805（接收端），622（发送端）芯片到芯片接口应用，背板驱动Mini-LVDS170通用RSDS170通用LVPECL150只用于时钟输入差分HSTL167存储器差分SSTL167存储器1.5.7自动CRC检测CRC校验是用来确保数据可靠的技术，也是减少单一事件干扰最好的选择之一。CycloneⅡ器件提供片内CRC自动校验电路。因此，可以在设计中轻松地实现CRC而无需任何额外成本和复杂的外部逻辑。在配置过程中首先由器件完成CRC，然后由操作过程自动进行CRC校验。当错误发生时，CRC_error管脚会提示失败，并自动触发再配置操作。1.5.8支持NiosII嵌入式处理器最大的CycloneⅡ器件内具有多达68416个LE，一个器件内可以实现多个NiosⅡ内核，每个内核都可以实现以下功能：运行一个操作系统。通过一个以太网连接提供远程升级和FPGA配置。1.6FPGA高成本器件—Stratix器件Altera最新Stratix10FPGA的Intel的14-nmTri-Gate工艺制造。集成四核Cortex-A53处理器，Stratix10SoC具有G赫兹级的逻辑架构、硬核浮点DSP模块（运行速度大于10T）和面向FPGA的OpenCL流程。1.6.1主要特性1.6.1主要特性TheAppleA8isa64-bitARMbasedsystemonachip(SoC)designedbyAppleInc.ItfirstappearedintheiPhone6andiPhone6Plus,whichwasintroducedonSeptember9,2014.1.6.2体系架构最大的单片FPGA器件，4M多逻辑单元提供了前所未有的集成功能。Stratix10SoC的处理器内核是64位，但它可以通过虚拟化运行32位程序。可以用两个Cortex-A53内核运行32位软件，另外两个内核运行64位软件，两个分区进行隔离保护，从而实现代码的安全重用。在开发工具方面，OpenCL这个用于异构计算的新兴行业标准，Altera的SoCEDS具有FPGA自适应调试功能；ARM与Altera合作推出的ARMDS-5Altera版在升级后便可用于Stratix10SoC的调试。这款FPGA自适应软件工具包去除了CPU和FPGA之间的调试壁垒，实现软硬件的同时调试。Stratix10SoC1.6.3应用CycloneIVFPGAsCycloneIVFPGAs-TheNextGenerationCycloneIVGXFPGAsCycloneIVEFPGAsLowestcostandlowestpowerFPGAswithtransceiversLowestcostandlowestpowerFPGAsCycloneIVGXFPGAsLowestsystemcostSmallestdensityFPGAwithtransceiversIntegratedhardIPblocksPCIex1,x2,x4ProvenGXtransceivers,builtfromgroundupforlowcostRequiresonlytwopowersuppliesWire-bondpackagesLowestpower60-nmlow-powerprocessPCIetoGbEbridgefor<1.5WHighfunctionalityUpto150KlogicelementsUpto6.5MbRAMand360multipliersforDSP-intensiveapplicationsUpto8integrated3.125-GbpstransceiversSupportedbyQuartusIIWebEditionsoftwareLowestCostLowestPowerHighFunctionalityCycloneIVEFPGAsLoweryourcostsLowestcostFPGAsOnlytwopowersuppliesCost-optimizedpackagingLoweryourpower25%lowerpowerconsumptionvs.CycloneIIIFPGAsLow-voltagecore(1.0Vor1.2V)Low-powerprocessHighfunctionalityUpto115KLEoflogicUpto3.8MbofembeddedRAMUpto26618x18embeddedmultipliersUpto535userI/OsLowestCostLowestPowerHighFunctionalityLowestSystemCostLowestDeviceCostsLowestBOMCostsDeviceintegrationNoorlowercostheatsinksLowerlayercountPCBOnly2powersuppliesLow-costtransceiverI/OsWire-bondpackagingHardIPusesnoFPGAlogic$LowerSystemCostsThroughIntegrationDDRPCIePHYx4GbEMAC/PHYDACADCSaveOver30%inCostsDDRGbEPHYDACADCPCIex4FPGAGbEx1BOMCostSavingsBoardCostSavingsCost-reduced,next-generationFPGAFewerdevicesthroughintegrationIntegratedhardIPblockSmallerFPGApackageFewerpowerregulatorsReducedthermalneedsCycloneIVFPGAasASSPReplacementASICASSP1PCIePCIASICProcessorProvide:CostthatrivalsASSPsUnmatchedflexibilitytosupportmultipleprotocolsProtectionagainstobsolescence–reducescostReplacesimplebridgeASSPsE.g.fromPCItoPCIe,fromPCIetoGbEReplaceIndustrialEthernetASICs/ASSPsBroadcastVideoCaptureCardEQEQRxRxFPGATxDRPClex4PClex4SD,HD,FHDSD,HD,FHDSDISaveOver30%SystemCostPClex4EQEQDRTriple-RateSDISDITriple-RateSDIConsumerVideoDisplaysMeetHighVideoQualityRequirementsQuicklyandCostEffectivelyTunerBoardTunerASSPPanelBoardTCON4Kx2K/3D(12b,240Hz)V-by-OneTunerBoardTunerASSPPanelBoardASIC/FPGATCON720p/1080pLVDSCycloneIIIFPGACycloneIVEFPGA(1.0V)RelativeTotalPower25%CycloneIIIFPGA+ASSPCycloneIVGXFPGATransceiverASSP+I/OInterface30%Low-PowerLeadership1.01.0CycloneIVGXKeyArchitecturalFeaturesMPLL–Multi-purposephase-lockedloopfortransceiversUpto150KLEsUpto8Transceivers,upto3.125GbpsPCIeHardIPBlockUpto6.5-MbEmbeddedMemoryUpto4MPLLsUpto400-MbpsExternalMemoryInterfacesUpto360EmbeddedMultipliersUpto475FlexibleUserI/OPinsUpto4PLLsIncreaseproductivitywitheasy-to-useQuartusIIsoftwareSOPCBuilderDSPBuilderIntegratedIPwithSOPCBuilderConfiguretransceiverprotocolsthroughGUIOnlinetrainingtoolsQuartusIIsoftwaretraininganddemosInteractivetutorialsWebcastsQuartusIIsoftwaremanualandhandbookCycloneIVSupportinQuartusIIWebEditionSoftware(v9.1orlater)QuartusIISoftwareCycloneIVEFamilyPlanDeviceKLEsTotalMemory(Kb)18X18MultipliersPLLsEP4CE66.2270152EP4CE1010.3414232EP4CE1515.4504564EP4CE2222.3594664EP4CE3028.8594664EP4CE4039.61,1341164EP4CE5555.82,3401544EP4CE7575.42,7452004EP4CE115114.43,8882664AllDieOfferedinVcc_Core=1.2Vand1.0VCycloneIVESpeedGradeSupportNote:I=industrialgrade(Tj=-40°Cto100°C);A=automotivegrade(Tj=-40°Cto125°C),L=1.0-VVcccorevariant F256F484F780Device17x17mm1.0mm23x23mm1.0mm29x29mm1.0mmEP4C6E-6,-7,-8,-I7,-A7-8L,-9L,-I8LEP4C10ESameasaboveEP4C15ESameasabove-6,-7,-8,-I7,-A7-8L,-9L,-I8LEP4C40ESameasaboveSameasaboveEP4C55E-6,-7,-8,-I7-8L,-9L,-I8LSameasaboveEP4C75ESameasaboveSameasaboveEP4C115E-7,-8,-I7-8L,-9L,-I8L-7,-8,-I7-8L,-9L,-I8L各种各样的Cylcone2K–20Klogicelements(LEs)295KbembeddedRAMDDRsupportNiosembeddedprocessor5K–70KLEs1.1MbembeddedRAM15018x18multipliersforDSPDDR2supportNiosIIembeddedprocessor50%lowerpower5K–200KLEs8MbembeddedRAM39618x18multipliersforDSPHigherperformanceDDR2supportNiosIIembeddedprocessorCompletesecuritysolutionIntegratedtransceiversUpto30%lowerpowerOnly2powersuppliesIntegratedPCIehardIP6K–150KLEs6.5MbofembeddedRAMUpto360multipliersNiosIIembeddedprocessor2002200420072009TransceiverPortfolioLeadership8.5GbpsCycloneIVGXFPGA:Low-CostCycloneArchitecturewithIndustry-LeadingTransceiverTechnologyFunctionality3.75Gbps11.3Gbps3.125GbpsDE2-115EPM570GM100C5NAltera60-nmCycloneIVEFPGAwith115KLEsExpansionHeader(J15)RS-232PortEthernet10/100/1000MPortVGAOutVideoInLineOutLineInMicInLCD16x2Module7-segmentDisplays18SlidesSwitches64MBSDRAMx22MBSRAM8MBFLASH4Push-buttonsIRReceiverUSBHostUSBDeviceUSBBlasterPortSMAExtClockInSMAExtClockOutHSMCConnectorPS/2PortSDCardSocketEEPROM1.7小结对基于可编程逻辑器件的数字设计的基本知识做了概述。第一节介绍了EDA技术及其特点，使读者了解现在数字系统设计的方式；第二节介绍了可编程逻辑器件的发展历程，使读者了解可编程逻辑器件实现数字设计的基本思想；第三节介绍了FPGA的结构和内部资源；第四节大致介绍了基于FPGA的设计流程；第五节介绍了目前常见的两款低成本的FPGA芯片和高端的FPGA芯片，对FPGA芯片的特性和功能有一定了解。1.FPGA和CPLD的区别？2.什么是FPGA中的LE？3.什么是SoC?4.什么是SoPC?作业