模拟集成电路版图设计——刘小明 论文.doc

模拟集成电路版图设计——刘小明 论文.doc 模拟集成电路版图设计 学号 0810334322012 专业 计算机及应用 集成电路的出现与发展彻底改变了人类的文明和人们的日常生活面目。集成电路是电子电路，它不不同于一般意义上的电子电路，它是把成千上万的电子元件包括晶体管，电阻，电容甚至电感集成在微小的芯片上面，正是这种奇妙的设计和制造方式使它为人类社会的进步创造了空前绝后的奇迹，而使这种奇迹变为现实的是集成电路掩膜版图设计。 模拟集成电路版图设计 集成电路版图是电路系统与集成电路工艺之间的中间环节，是一个不可少的重要环节。通过集成电路的版图设计，可以将立体的电路系统变为一个二维的平面图形，再经过工艺加工还原于基于硅材料的立体结构。因此，版图设计是一个上承的电路系统，下接集成电路芯片制造的中间桥梁，其重要性可见一斑。但是，集成电路版图设计是一个令设计者感到困惑的一个环节，我们常常感到版图设计似乎没有什么规矩，设计的经验性往往掩盖了设计的科学性，即使是许多多年版设计经验的人有时候也说不清楚为何要这样或者那样设计。在此，集成电路版图设计是一门技术，它需要设计者具有电路系统原理与工艺制造方面的基础知识。但它更需要设计者的创造性，空间想象力和耐性，需要设计者长期工作的经验和知识的积累，需要设计者对日异月新的集成电路发展密切关注和探索。一个优秀的版图设计者对于开发超性能的集成电路是极其关键的。在版图的设计和学习中，我们一直会面临 匹配技术 降低寄生参数技术 熟悉电路作用(功能，频率) 电流密度的计算(大电流和小电流的电流路径以及电流流向) 等这些基本，它们也是最重要的问题。 版图的设计，从半导体制造工艺，到最后的后模拟过程都是非常关键的，里面所涉及的规则有1500——2000条，一些基本问题的解决方法和设计的调理化都将在下面提及。 目录 一 半导体加工工艺 二 模拟电路版图 三 电阻,电容,二极管,双极性晶体管 四 寄生参数 五 匹配 六 噪声 七 平面布局 八 验证 九 一般技术 十 cadence中版图例子 附录一 集成电路设计流程 附录二 模拟集成电路版图设计流程 附录三 集成电路制造工艺 附录四 模拟集成电路版图设计经验总结 集成电路设计流程 系 统 需 求 设计 掩膜版 芯片检测 芯片制封装 测试 造过程 单晶、外 延材料 功能要求 行为设计,VHDL, 否 行为仿真 是 综合、优化——网表 否 时序仿真 是 布局布线——版图 后仿真 否 是 Sing off 模拟集成电路版图设计流程: 阅读研究 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 理解电路原理图 了解电路的作用 熟悉电流路径晶大小 知道匹配器件 明白电路中寄生，匹配，噪声的产生及解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 对版图模块进行平面布局 对整个版图进行平面布局 熟练运用cadence软件进行版图绘制 Esd的保护设计 进行drc与lvs检查 整理整个过程中的信息时刻做 记录 混凝土 养护记录下载土方回填监理旁站记录免费下载集备记录下载集备记录下载集备记录下载 注意在设计过程中的交流 版图检查与验证 总体版 图 布局布 线 较大的功能块 布局布 线 较小的功能块 布局布 线 单元库中基本单元 布图规 集成电路制造工艺 划 双极工艺: Cmos(p阱)工艺: 版图设计经验总结: 1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025. 2 Cell名称不能以数字开头.否则无法做DRACULA检查. 3 布局前考虑好出PIN的方向和位置 4 布局前分析电路，完成同一功能的MOS管画在一起 5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。 6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的 路尤其注意这点. 7 在正确的路径下(一般是进到~/opus)打开icfb. 8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他 library下,被改错. 9 将不同电位的N井找出来. 10更改原理图后一定记得check and save 11完成每个cell后要归原点 12 DEVICE的 个数 是否和原理图一至(有并联的管子时注意);各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的 规划 污水管网监理规划下载职业规划大学生职业规划个人职业规划职业规划论文 ，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线 必须 先有考虑(与经验及floorplan的水平有关). 13如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来 14尽量用最上层金属接出PIN。 15接出去的线拉到cell边缘,布局时记得留出走线空间. 16金属连线不宜过长; 17电容一般最后画，在空档处拼凑。 18小尺寸的mos管孔可以少打一点. 19 LABEL标识元件时不要用y0层，mapfile不认。 20管子的沟道上尽量不要走线;M2的影响比M1小. 21电容上下级板的电压注意要均匀分布;电容的长宽不宜相差过大。可以多个电阻并联. 22多晶硅栅不能两端都打孔连接金属。 23栅上的孔最好打在栅的中间位置. 24U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅. 25一般打孔最少打两个 26Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值. 27薄氧化层是否有对应的植入层 28金属连接孔可以嵌在diffusion的孔中间. 29两段金属连接处重叠的地方注意金属线最小宽度 30连线接头处一定要重叠，画的时候将该区域放大可避免此错误。 芯片经过解剖拍照处理: 一 硅加工工艺 晶圆制造 掺杂:离子注入，扩散 生长材料层:外延，化学气象沉积，氧化层生长，溅射，蒸发 去出材料层 光刻:暗场图形的加工，亮场图形的加工，平坦化 自对准硅栅 详细的加工过程分析: 晶圆的制造我们是把硅放入大坩埚中加热，知道它完全融化，在一个悬挂的旋转子晶杆 有一个小的种子晶体，称为籽晶，这个籽晶被慢慢的下降进入坩埚中，直到接触融化的 表面，一旦籽晶接触到融化的硅表面，坩埚的温度就下降，逐渐的，冷却的硅原子开始 着在籽晶上，就像形成糖的晶体一样，随着他们被冷却而团聚到一起。一旦晶体开始生长 那个旋转的籽晶杆就开始带着籽晶从硅熔化物中慢慢升起，非常非常慢，随着上拉过程 继续，晶体在连续生长，最终，初始的小籽晶变成一个巨大的单晶棒，坩埚中所有融化 硅都聚集在单晶棒上。接下来就是像切面包一样，把但晶棒切成很薄的圆片，这些圆片 称为晶圆。在真正使用这些晶圆前，他们必须被清洗，抛光，平整化和缺陷检查，我们 有的集成电路芯片都是在晶圆上制造的，这些晶圆被称为衬底材料。 杂志离子以极快的速度运动，径直嵌入我们的晶圆，就子弹击中奶酪。他们的速度越大，射入的越深。这个工艺被称为离子注入。遗憾的是，这样的注入方式会损伤晶格，而我们依赖一个好的晶格结构来实现pn结的正常功能，必须设法使晶格恢复正常。采用退火方式可以修复晶格。即对晶圆加热，这有助于所有原子回到原先的格点，回复有序的结构。但是随着退火，原子也向下，向四周硅中扩散，因此开始注入的时候可以注入得非常浅。退火引起扩散，扩散引起杂志的再分布，不管怎么样，扩散过程必须要被充分的控制。 通过离子注入改变晶圆的表面属性外，还希望在晶圆表面增加一个新的材料层。即外延。一些半导体器件为了得到正确的功能需要在其他硅层的上面制作一层质量非常好又较薄的硅层，任何新的硅层必须与衬底的晶格想匹配，按照原先的晶向在一层硅上生长另一层硅的工艺称为外延。外延包括:化学气象沉积——cvd，等离子增强化学气象沉积——pecvd，氧化层生长，溅射，蒸发(生长金属层) 去除材料层:我们将一些液态的化学试剂倒在晶圆上的时候，将会发生某些化学反应，晶圆的表面被刻蚀。通过刻蚀工艺可以去除金属，氧化层等。借助强有力的化学制品能够去除许多材料层。对心材料层刻蚀的另一种方法是反应离子刻蚀——rie，rie与溅射正好相反。现在我们知道了如何改变，增加去除材料层，但是我们还学要对材料层的一小部分进行处理，就是接下来的光刻。 光刻:通过在警员上覆盖一层光刻胶，对晶圆上的指定区域惊醒加工，利用光刻胶的保护，对未进行保护的地方进行注入，刻蚀，溅射，蒸发。然后曝光，曝光的部分能被化学试剂溶解，即可得到我们想要的形状。 完整步骤—:悬涂光刻胶——掩膜曝光——显影 在集成电路设计中，无论是注入，刻蚀，或者做其他的表面加工，光刻都是加工的基础，它为我们确定了加工的确定位置。每一步都需要涂光刻胶，都需要一块掩膜板，都需要曝光，显影，都需要处理，都需要为下一步作准备而去除光刻胶，而这些仅仅是整个工艺过程中的一个工艺步骤，一个材料层，一个芯片制造可能需要20或者30个材料层。 芯片制造:暗场图形与两场图形的加工——下凹与凸起图形的加工。 人们总是希望晶体管具有尽可能快的开关速度，晶体管的导通总是比关断它需要更多的时间，这是由于要产生相当大的耗尽区，另一方面对于增强型的长效应管，因为栅下的面积较小，开关比较容易，但尽管如此，还是要求栅与源漏精确对准。为了形成精确对准，可以利用山材料作为掩膜去精确的对准源漏区。栅扮演掩膜的角色，由于栅的屏蔽作用，杂质不能进入栅的下面，在栅的两边形成了独立的两块杂质区域，这就被称为自对准硅栅。 二 模拟电路版图 要理解的是数字电路版图与模拟电路版图在设计形式上的基本区别。 理解电路如何工作的重要性 注意你的电路设计的三个关键问题 在数字ic中，你可能看到一千万个爱在一起的反相器，而在模拟ic上你将看不到一千万个放大器。也许只有一个放大器或者有三个。 当你设计cmos数字芯片时，主要目标是优化芯片的尺寸和提高高密集度。例如，你要保证你的数字反相器要尽可能小。在模拟设计中，无论是cmos还是双极型电路，主要目标并不是芯片的尺寸，而是优化电路的性能，匹配精度，速度和各种功能方面的问题。例如，布线尺寸是否满足模拟电流消耗的要求,寄生是否、太高,匹配技术是否恰当,另外，面积在某种程度上说仍然是一个问题，但不再是压倒一切的问题。在模拟压模设计中，性能比尺寸更重要。 对于数字项目，到了一定程度，你就可以完全独立的完成，补血药与他人交流。然而，在进行一个模拟项目时，你要的的第一件事就是与电路设计者交流。如果你不知道必须留出多大的面积用做屏蔽或者匹配或特别的放置方向或是需要特别地配备双信号线以传送差分信号，那么你怎么可能着手布置导线或多边形呢,在开始工作之前有太多的信息需要去了解。即使你已经有了初步的平面布局设想后，在整个项目从头到尾的设计中尼仍然要继续与整个设计团队沟通。你要不断的与电路设计者交换意见，倾听他们的意见，确保在你所能选用的各种方案中，你的电路能达到最优性能。 由于我们更加关心优化电路性能的问题，所以模拟版图设计者比纯粹数字版图设计者血药多知道一点有关电路的技术。他们应当更了解电路如何工作，更了解电压电流以及他们相互间的关系。他们淫荡知道为什么差分对需要相互匹配。他们应当学习有关信号流，降低寄生参数，电流密度，器件方位，布线需要考虑的问题。对于刚刚从事版图的人来说，这一切是令人生畏的。需要了解电路技术往往会使我们感到害怕。然而，许多专业技术都是一样，要从一点一滴学起，而且学无止境。 作为版图设计者，我们更关心的是电路的性能，更了解电压和电流，以及它们之间的相互关系，应当知道为什么差分对需要匹配，应当知道有关信号流，降低寄生参数，电流密度，器件方位，布线需要考虑的问题。记住，模拟版图是在小尺寸的基础上注重的是电路的性能，数字版图注重的是电路的密集度与优化尺寸。 每一个版图设计者都是从这几个问题着手: 1.这个电路的功能是什么,(电路功能，频率是多少，低寄生参数节点) 2.它需要多大的电流,大电流路径和小电流路径在哪里,(大，点电流分别在哪里，电流流入其他模块吗,) 3.有哪些匹配要求,,(认出节点，认出晶体管，认出其他模块，认出远处部件) 4.还有什么需要注意的吗,(器件布置方面的考虑,金属选择,隔离要求,) 这些问题与答案将指导你如何进行版图设计。 (这些问题可以从电路设计者得到) 1.这个电路的作用是什么 , 比如一个放大器。 当别人告知你这是一个放大器时，你的下一个问题就是这个放大器的工作频率是多少，它的增益是多大, 了解电路功能对版图设计至关重要。你将会根据这些信息作出决定。 电路功能的了解决定了你将如何处理一下问题: 1.绝缘 2.匹配 3.布局 4.均衡 5.覆盖 6.保护方法 7.I/O导线的位置 8.器件分割 9.平面布置等等 这些情况的分析都是为电路供好的性能的关键，具体解决方法还需要深层的学习。 2.它需要多大电流,大电流路径和小电流路径在哪里, 理想情况下，电路图上会有许多注释，告诉你电路的每一部分需要多大的电流。我们需要这个模拟模块需要多大电流，因为它将影响许多器件的选择，许多金属线尺寸的选择，并在一定程度上影响你的布置方案。而这些都是非常重要的决定。如果你的电路只需要几百微安得电流，那么这就是一个可以不用思索的问题，最小尺寸的金属先也能应付得了它。对于任何大于1或2毫安的电流，你就需要计算某些地方的电流密度了。 我们刚才得知的电路只需要200微安得电流。但是，我们不能随便放上一条最小尺寸的导线就能希望得到好的结果。在工艺设计手册中有一些关于一条金属线能安全承受多大电流的数字，这通常用每微米多少毫安来表示。在cmos中，承受电流的能力大约为0.5毫安/微米。我们可以根据这一信息来确定能承受某一给定电流的金属线的宽度。即——一条导线所能承受的电流等于金属线的宽度诚意电流密度。在这个例子中，告知我们总电流量是200微安，低啊牛密度是0.5毫安/微米，则可以知道导线的宽度是0.4微米。我们最小的金属线宽是0.5微米。所以我们可以用最小宽度的导线来连接电路。 这个是我们在开始布置版图所需要的关键信息。你可能算出0.6微米的导线是安全的，但是要是用0.5微米的导线则很不可靠。产品会发生我能干故障。 一个好的版图设计者是帮助团队设计出绝妙和可靠稳定产品的关键。 大电流路径和调电流路径在哪里, 比如一个电路需要5毫安的电流，那么可以知道导线宽度为10微米，但是我们不能把这个电路都用10微米的导线连接起来，这样太浪费空间了。事实上，我们只要知道哪些传送5毫安电流的地方菜用10微米的导线。电路中可能会有多跳电流路径，每 一条都有自己的电流要求。有些路径可能只需要1毫安，有些需要10毫安，有些需要100毫安。这些大小电流路径都需要注意，找到他们在哪里，了解它们的重要程度。 电流路径我们知道了，但是有的连接不一定合适，比如多个晶体管用同一电流路径时候，导线放置左边，则会出现瓶颈区，这样就增大了电阻，要是把路径暗访在多个连接路径的中间堆成位置，那么就会更加理想化。也就是把路径从左边改到顶部，电子的传送就会分散开来，不会那么拥挤而出现瓶颈现象，也就降低了电阻。但是，更好的就是在原来生成的路径上包吃路径不动来旋转器件单元，那样就利用了县城的电流流动路径。 这就是知道电流的情况后对器件布置方向所产生的影响。 3.有哪些匹配要求, 比如，器件之间需要匹配到什么程度, 有没有什么特殊的匹配要求, 得到了所有这些问题的答案后，你开始理解从匹配的角度看你需要什么，然后你就采用拟需要的匹配技术。 相应于这三个关键性问题，我们应该尽可能多的提出各式各样的问题，也就是在模拟集成电路版图设计中你必须停下来问很多新的问题。 询问和倾听，每当自己有了答案，就停下来重新思考和筹划。 成功取决于自己的创造性，经验，技巧。 另外，电路设计者所设计出来的电路并不是完美无缺的，作为版图设计，我们应该时刻保持警惕，不要轻易相信电路工程师。 一个模拟电路设计者对他的设计图并不是很有把握的。一个电路功能可以用许多不同的方法来实现。我们怎么来解决这这些噪声问题,宽度问题,我们希望怎样放置这些器件,我们怎样才能使这个的电路更可靠,作为版图设计者，需要解决很多类似的问题。当你看到在电路图中有什么地方不太对头，就要立马停下来。永远不要想当然，自然你会越来越在行和有经验。只要你去发现问题和询问那三个关键问题，你就能领会人们使用的一些电路技术和知道什么电路看上去应当是什么样子。电路技术在各处都一样，所以你会一遍一遍的看到同样的技术。你最终会发现错误的。 作为一个好的版图设计者，交流和倾听是必不可少的。 注意:高频电路要求寄生参数较低。那么你就要考虑降低寄生参数的版图设计技术。如果电路是一个大电流电路，那么这个大电流六国哪里,如果有大电流流过，你就必须相应的加大金属导线的尺寸。还有就是，这个电流从哪里流过,如果你用很粗的金属线来输送这些大电流，那么这会影响到这些大电流模块相互间怎样的作用。所以电流流向问题也会影响到你器件的布置。然后就是，这个大电流是否还要流到任何其他电路模块,一旦连接了这些问题你接下来就可以去解决有关匹配的问题了。 三 电阻，电容，二极管，双极型晶体管 电阻 对于相同的工艺，同一材料的所有正方形的电阻都具有相同值，我们只需要计算方块数即可。每方欧姆是ic中的电阻的基本单位。每方欧姆数值也被称为材料的薄层电阻率。如果有了每方的具体数值，就不必再考虑材料的厚度是多少，现在可以改变的只有长度和宽度。但是如果厚度发生了变化，则一切的计算都是无效的。但是，在相同工艺中，通常认为厚度是不会变的，因此，不必担心厚度变化的问题。在同一工艺中，不论方块的尺寸是什么，其组织都是相同的。通常情况下，每一个制造工艺有一个参数手册，制造商们称它为设计手册或者工艺手册，或者规则手册。以上的每方欧姆被称为薄层电阻或者称为薄层电阻率。 版图中完整电阻的计算为:体区电阻+头区电阻+接触区电阻+扩展区电阻 电流密度 电流密度是材料中能够可靠流过的电流量，这里的关键是可靠。粗的线能够承受大的电流而不过热，它可以用更长的时间。同样，窄的电阻能够流过各种大小的电流，但问题是能持续多长时间呢,因此，我们必须选择一个宽度，这个宽度对于流过它的电流时合适的。工艺中任何能够被用于传到电流的材料都有一个对应的电流密度。如果有一材料，你希望用它传到电流，但你不知道它的电流密度，你最好是不要用它。典型的电流密度是每微米宽度0.5毫安。 流过的最大电流=材料的电流密度*材料的宽度 对于选择电阻的宽度，电流密度是最重要的。记住，每个设计都要去检查电流密度，统统检查～ 电阻在加工的过程中会有误差，其主要的误差来源: 加工与刻蚀会引起尺寸的不确定，你可能在图上画的是5微米，而归加工后得到的是4.5微米。尺寸是上下波动的，但有一个平均的公差，图形尺寸是4.5，或者是5.2，实际制造中会出现这样的误差，我们能承受的阻值变化量是多大，你是能否接受两个彼此相邻的电阻存在20%的误差。 集成电路中任何材料都可以做电阻，但是尽管所有的材料都可以做电阻，实际上由于各种原因，只有某些材料才被用到。例如多晶硅。一般不会用新的工艺步骤来做电阻，这样会增加成本。 一个好的版图工程师，应该能够捕捉任何可能出现的错误，能简化电路的设计，能够压缩芯片尺寸或者增加电路的可靠性。掌握这些技术将提高你的能力和价值。 电容 电容器是一种存储电荷的器件。电容的溶质由绝缘体的厚度，介电常数一级两块平板相互覆盖部分的面积决定，其中介电常数是何亮绝缘体质量的常数。在集成电路中，电容器室无时不在的，只要有一块导电材料跨过另外一块导电材料就会形成一个电容。 电容式对频率敏感的电阻，因此，电容器有时候被称为去耦电容，或者有时候被称为隔直电容——耦合电容 二极管 制备二极管最简单的方法是在p型衬底中掺入一些n型杂之。然而，该结构的可控性并不理 想，因为p型衬底的掺杂浓度与n型的会不一致。如果注入的杂质浓度合适，就可以制造出一个有用的二极管。在双极型晶体管中，二极管的选择依赖于电路技术，可以利用双极型晶体管作为二极管，这样就不必像以前那样用一大块p型或者n型材料来构成基本的二极管了。双极性晶体管由两个二级管组成，我们就可以把其中一个极进行短接，那么就可以得到一个二极管了。 在ic中么人机关的一个重要的左右时esd保护，即静电释放保护。乳沟我们正整天穿一件由90%尼龙制成的外套，当你拿起一块芯片的时候，你的手指可以感觉到一个尖锐的高压电击。这些点击电压可以高达几千伏特。由于器件的氧化层非常薄，在这样的电压轰击下，器件将会被损坏。我们在此就是利用二极管的正向导通和反向击穿特性。Esd静电保护原理就是在下一级电路遭到严重破坏之前，二极管上的电压已经达到反向击穿电压，二极管的反向击穿电压大约在12v左右，一旦pn结开始击穿，它就会像导线一样自由的导通电流。这样，当电路受到一个高压静电作用时，静电电流就更容易通过二极管流入一个错误的通路，再不流进下一级电路。即使采用纯的cmos工艺，也可以利用cmos晶体管本身制备二极管，它们以晶体管的形式出现。另一方面，在二极管的保护下，晶体管栅极的最大电压被钳位在12v，所以晶体管和线路上的其他器件不会受到比这个值更高的电压。当电压回到正常水平时，二极管又回到了本来的功能而不再是导线的作用。因为引入了很高的电压，esd二极管血药非常小心的设置，任何一次高压击穿都可能烧毁一个好的电路。为了尽可能多的协防流入或者流出二极管的能量，一些人将二极管画成环形结构，在环形的p接触围绕n接触，这样确保了各个方向上的能量可以在尽可能短的时间内被收集。 衬底esd保护 阱esd保护，都是形成环结构 四 寄生参数 寄生电容: 在集成电路中没有哪一部分的工艺是完美的。集成电路是有工艺层构成的，一些金属层在另一些金属层上走线。一些晶体管挨着其他晶体管。晶体管都建立在衬底中。每当你像这样引入两种不同的材料，就会c产生额外的电容。这样，就好像我们要在这个电路的各个部分放上小电容似地。 寄生电阻: 一个集成电路通过导线，注入以及各种各样的材料来传送电流。无论你想让电流流到哪里，你都要经过传送材料的电阻。因此你总会有不希望的寄生电阻存在。这样就好像把一些很小的额外电阻放在了电路中。而且，寄生电阻跟寄生电容一样，他们是无法摆脱的。 这些以及其他的额外寄生参数就像是一些不希望有的实际部件。他吗常常会减慢你电路的速度，该店电路的频率响应或者引起其他令人讨厌的事情发生。当设计人员开始设计时，他们必须考虑到这些寄生成分。 那么，这些寄生参数是从哪里来的呢 , 正如前面所说，每当你走一条导线或一条多晶硅或在芯片中建立任何东西，你就会产生某种 寄生参数。集成电路上有许多平行的导体，他们都是上下层相互重叠或者并排排列。只要在相邻的地方或者在衬底中有注入物，你就会产生一个寄生参数。但是这些寄生参数的值很小，可他们会全部加在一起。如果你有一个对电容影响很不敏感的电路，比如一个功率调节器或者什么，在电路中工作很稳定，那么久没必要担心这些普遍的小电容。但是，你想要电路越快，那么频率就越高，你要设计版图的电路速度就越高，这些电容就变得越重要。在大多数电路中，如果你不注意寄生参数，那么它就可能毁掉你的芯片。一般来说，在模拟版图设计的时候，不管是cmos还是双极型，只要涉及到任何较高的频率，那么你就必须对某些寄生参数予以注意。 什么时候应当注意寄生参数问题属于我们前面提到的三个关键性问题之一。也许就是一个问题——这个电路时做什么用的, 比如说，这个电路是一个放大器，它在一定条件下给你一低昂的增益。并且这个电路工作在高频下。你一旦知道它是个高频电路，你就开始问问题——我怎么考虑这个电路的寄生问题, 如果你被告知某些部分的布线基色湖南各参数要小，实现这一点最容易的方法就是让导线尽可能短。另一个解决放法就是依赖于可供你选择的金属层系统。 起主要作用的电容通常是导线与衬底之间的电容。由于整个芯片位于衬底之上，所以任何对衬底的影响都会被带到其他每一个部件。因为寄生参数可以把电路1的噪声通过衬底寄生电容耦合到电路2，那么，减少电路1到衬底间的电容就减少了电路2受噪声影响的可能性。要设法使所有的噪声远离衬底。 通常，衬底离得越远，形成的电容就越小。你必须仔细阅读你的工艺手册来计算那一层金属电容最小，特别是这些金属层的宽度可能不同。 要是电路功能告诉我们这是一个高频电路，作为高频电路我们要保持小的寄生参数。前面我们所谈到的都是衬底电容。因为这个是很重要的，另外就是导线与其他电路形成的电容。 考虑一个电路，它的一条导线布置在另一个电路的上面，那么在这条导线和它下面电路的每一个部分之间就都形成了寄生电容。 在模拟电路中，我们通常要让敏感信号相互远离。所以，如果一个芯片上到处都是导线，会不如把各个电路相互隔远一些工作得那么好。如果没有导线布置在电路上面，而只是布置在各个电路之间，那么寄生参数就容易控制得多。 如果你设计的是低层次的单元块，那么选择就比较容易了。但是，当你开始要把这些单元块用导线连接起来时，你就要问——这条导线起上面作用,然后根据导线功能，比如它承载的电流由多大或者它需要什么样的绝缘要求，作出许多版图设计的选择。 一句话，就是要让电路设计者来引导你。 每一条导线都伴随着寄生电阻。而且你要根据电路的功能来处理这个寄生参数。这次我们就处于第二个问题——它承载的电流由多大, 我们曾今通过看电流密度来连接电流大小对导线宽度的选择有什么影响。在这里，电流大小还影响单元至单元间连接的布线方案。 比如，你需要有一条导线从一个单元连至另一个单元，它需要能承载1毫安电流。我们看工艺手册，金属线每微米能承载0.5毫安的电流，要承载1毫安，那么它的最小宽度就是2微米，所以我们就化一条2微米宽的导线。 然而，电路设计者告知很关心这条导线的电阻。比如说，这条导线从一端连至另一端长2毫米，它的宽度是2微米，所以它的方块数就是1000，有工艺手册知道该导线的方块值是 0.05欧，那么这条导线的电阻就是50欧姆。这条导线传送1毫安的电流，那么在这条导线上的压降就是50毫伏，如果在这条导线的另一端的电路对电压的偏差非常敏感，那我们就不能这样选择了。当电路设计者要求这条导线的压降只能是10毫伏时候，就意味着你必须使这条导线的线宽是原来的5倍，所以我们需要一条是10微米宽的导线，而不是2微米的。 这些寄生电阻参数常常在供电导线中影响比较明显，因为供电导线通常电流相当大。一个电源可以有20到30毫安的电流。如果有许多电路连接到同一个电源，那就需要确定一下导线的尺寸，以便能传送所需的电流。 注意:如果导线的压降(IR)大于10毫伏，那么久必须跟电路设计者商量。 一直到现在，我们所涉及到的主要是位于衬底上元件的寄生参数。现在我们看内部。看看我们衬底中形成的器件。因为那里也有各种各样的寄生参数。器件本身就具有寄生参数。 现在来说一个cmos晶体管，它是位于n阱中。可以知道它具有一个由阱到衬底的电容，一个由栅到阱的电容，还有一大堆附加电容。当源或漏上的电压发生变化的时候，阱电容会使这一变化变慢。当有一个电压加到栅上时，栅电容会使它变慢。多晶硅的串联电阻与栅电容一起形成了一个rc时间常数，它会使器件进一步的变慢。我们可以用来减少cmos器件寄生参数的唯一技术就是减少多晶硅栅上的串联电阻。任何其他内部的器件寄生参数一个也没有办法改变。如果我们降低了栅上的串联电阻，就降低了栅的rc时间常数，从而改善了器件的速度。我们可以通过把多晶硅分为多个手指形状，然后用导线将他们并联起来以降低电阻。这一久可以降低rc时间常数的4倍(一个分为两个)。 另外通过多个器件以及源漏共享可以大大减小cmos晶体管的寄生参数。几乎没有什么寄生参数是令人高兴的，我们通常希望把他们都消除掉，至少减少它们。总而言之，我们是围绕前面所讲的三个关键性问题，并根据回答来帮助我们决定怎么样去画版图。 五 匹配 在匹配中，我们要理解的就是: 匹配较差的电路对实际使用的影响。 生产过程如何使器件不匹配。 差分器件的布置方案。 可以用来改善匹配的技巧有哪些。 改变设计如何有助于匹配。 为什么差分逻辑需要好的布线。 在一个集成电路中，值得重视的是在制造过程中出现偏差引起两个器件不匹配的问题。例如，你希望这个电阻与那个电阻箱匹配，但是，在制造时刻蚀得稍微过头了些，为了保证匹配的最优，你希望所有的电阻都以同样的方式过刻蚀同样的量。这个以及其他的匹配过程，可以由版图工程师非常成功的完成，同样也可能被版图工程师成功的毁掉。(加工时候的过刻蚀与欠刻蚀) 许多年前，当集成电路刚刚普及时，生产结果会有很大差别。即使你把两个晶体管靠近放置，任然不能保证这两个晶体管看上去工作的一样。当时的工艺技术不够好，他们不能很好的控制光刻过程，也不能很好的控制注入和退火。两个完全相同的cad版图在被生产出来后，他们的作用或工作会有很大的差别。虽然你版图的每一个东西看上去一样，但是由于某些原因，你就无法再两个器件中重复同样的特性。现在已经开发了很多版图技术来克服这一的不足。随着新工艺的出现，许多电路布重复性已经不存在，但这并不是说你就不必担心匹配问题了。相反，匹配仍是个突出的问题。 技巧高超的版图对器件的良好匹配十分重要。在版图中所有的技巧直接影响到电路的工作方式。 要学习好的匹配规则兵常常运用它们，使它们在你所有的版图工作中成为你的日常习惯。 你什么时候应当在版图中运用匹配技术,这个要取决于你的电路设计者。 有了所有这些日常的匹配规则，并且一旦把这些技术用于每日的版图设计，你就能自然而然的为公司提供最好的组中产品。 前面讨论的要把搭档的器件互相邻近。我们看到两个类似的器件仅仅由于器件分开造成温度的不同就可以有不同的影响。所以我们知道要把匹配的器件靠近放置。虽然两个匹配的器件可能已经放在一起，但有可能右边的那个器件正好更接近热源，于是又遇上了不同环境的影响。所以要当心周围器件。 另外，由于不同方向上制造工艺的误差，在屏幕上看似相同的图形可能会有不同的实际尺寸。 就cmos晶体管而言，对它影响最大的就是它的栅长和栅宽。在工艺中采用的某些刻蚀方法常常在一个方向上刻蚀得快些。这就是问题的所在，有一个器件被横放着，这样发生在一个晶体管宽度上的刻蚀无擦汗将会出现在另一个晶体管的长度上。在一个纺织方向不合适的器件上可能最终得到一个很怪的长度。例如，虽然最初画的两个器件的宽度是20，在制造完毕后一个器件的宽度最终为19.8，而它搭档的器件宽度则为20.8.尽管它们都来自你的cad工具中同一版图库中的同一器件，但是他们的特性仍会有很大差别。 第一个简单匹配的规则是搭档器件相互靠近 第二个注意周围的器件对匹配器件的影响 第三个则是新规则必然会随之而来——保持器件方向一致。这些在每天所画的版图中都会出现～ 如果你所设计的版图中都遵守这三条基本规则，你就肯定能得到相当好程度的版图，另外还有具有器件性能较好的优点。 但是有时候，在你试图使所有的晶体管，电容，电阻都保持一致的方向时，由于器件的尺寸而使版图很难实现。但这似乎正是你分割和重新塑造器件形状的好时机。在把它们分割之后，你仍然要应用这些基本的匹配规则。 有时你可能无法合适的分割你的器件，或者不允许这样做。在这种情况下，你对电路工作的了解程度可以对你得的版图有所帮助。找出在这个电路中哪一个部件是最不重要的，也许只要把它们转一个方向就能使你的版图更小些。 比如，可能有一个问题器件在你的版图中没办法摆合适。如果你认为这个器件兵不中要，那么可以考虑是否把它调转一下方向。去问电路设计者，把这个晶体管换个方向没问题吧～每当你要把任何东西从电路的主方向转90度时，就去问一下他们。 有时候你要操心的可能不仅仅是一个电路块内部所有的晶体管都要匹配，而且还可能在芯片的另一边有一个晶体管也要与这些晶体管相互匹配。所以说，电路设计者有责任把这个告诉给版图设计者。 如果电路设计者没有高速版图设计者有一个晶体管要与一个模块相匹配，那么他是自找麻烦，电路设计者应当清楚的知道他们希望哪些匹配，并保证让每一个人都知道。 另外的一种匹配就是——虚设器件 比如有一排电阻，它有两个端是漏在外面，中间的则被这两端夹住，在加工刻蚀的时候，种种会没有什么影响，但是两端的就有危险了，因为两端的刻蚀环境与中间的不一样，它会被过刻蚀，如果要求这组电阻的匹配精度的话，那么这样是绝对不行的。 能使所有部件刻蚀得一样的一个简单方法就是在两端各加上一个虚设器件。我们并不是真的把这些加上的器件连接到电路中，就电路功能而言，这些额外加的器件最终一点用处都没有。它们只是作为有用电阻的靠垫，以避免在两端的过刻蚀。 把虚设器件与其他电阻仪相同的间隔放置非常重要。同样，所有电阻都应当间隔一直以保证它们所处的状况一样。一般是左右上下都设置虚设器件，这样的情况会经常出现，这取决于电路想要实现什么样的功能和你需要什么样的精度。 这一技术不只限于电阻，其他的也适用。 但是，如何加虚设器件呢 ,比如电阻，它的四周该怎么样加呢 , 还有一种需要高度匹配的电路技术就是所谓的差分逻辑。如果你听到差分两个字，就要特别注意匹配问题。 因为差分逻辑中每个信号有两条导线，确定在两条导线上两个信号之间的差别就是逻辑状态——0或1，信号A总是与信号B相反的，这两个信号时在同一时间改变状态的。为了使差分逻辑能很好的工作，就必须使版图中的两个信号线长度匹配。如果两个信号布线路径一致，它们的寄生参数就会一样，时间常数也会一样。差分逻辑依赖于完全一致的布线。 导线的寄生电容和电阻会使电压波形的上升和下降比我们希望的要慢。它们的波形实际上不像方块那样直上直下。常常，有些电路正好挡住了我们的布线路径，迫使一条导线要比另一条导线长。现在这两跳导线上电容和电阻有了显著的差别，这样是很不利于匹配的。 如果由于导线的不匹配带来寄生参数的不匹配，则会使我们的差分信号波形很不理想。在差分逻辑中，既有高度匹配的路径长度和连接导线是关键。正如前面所说，你不仅要是器件之间相互匹配，俄而且还要使信号线也相互匹配。关于匹配的最后要说的就是器件的尺寸。 一般而言，我们在选择器件的尺寸时候要选择较大的器件，电阻的最小宽度是0.5微米，最小长度是10微米。因为由于工艺偏差对大尺寸器件产生的影响百分比要比小尺寸产生影响百分比小得多，所以尺寸较大的器件对误差不敏感。如果你希望两个器件匹配，你可以选择使他们有一个合适的大尺寸。 最后，我们要知道的就是，在自己开始画版图的时候，需要先坐下来好好看看电路，花一点时间找出你能找到的任何对称性，如果可能找出一些对称轴，你就先画出半个单元的版图，然后再把你画的那部分版图复制和翻转。还要知道的就是这一小块版图中哪些模块和那些部分会与总图的其他部分交界，所以你必须对你正在工作的这个芯片或系统有所了解。 总结匹配规则: 1.把需要匹配的器件相互靠近(避免环境影响不统一) 2.使器件保持同一个方向(避免加工刻蚀的长宽程度不一致) 3.用虚设器件把需要匹配的包围起来(使器件的刻蚀环境一样) 4.使导线上的寄生参数匹配 5.每一样东西都对称 6.使差分逻辑布线一致 7.使器件宽度一致 8.采用尺寸较大的器件 9.总是与你的电路设计者交流 10.注意邻近的器件 六 噪声 噪声在集成电路中是一个很大的问题，特别是当你的电路是一个要接收某一很弱信号的非常敏感电路，而它又位于一个进行着各种计算，控制逻辑和频繁切换的电路旁边的时候。我们必须特别注意我们的版图和平面布局。在混合信号芯片上处理噪声问题已经变得令人头痛。由于模拟电路和数字电路时在不同的噪声电平上工作，所以混合信号电路的噪声问题最多。每当数字逻辑中发生了什么事，就会产生一个电流脉冲，这个就是噪声。它就像一道闪电，无论你在哪里调谐一个AM频道，只要附近打一个闪电，你就会在无线电中听到噪声。在一个芯片上也会发生同样不断的噪声。数字逻辑的噪声本质上就非常大。在混合信号芯片中，你通常试图接收一个模拟信号，比如一个射频信号。这些信号很弱，很小，很纯。人们在设计中加了很多放大器来放大这些微弱信号，但是也同时放大存在于该信号周围的不需要的噪声。噪声可以毁掉一个芯片。在这一章节中，我们需要注意: 时序的解决方法 如何建立一个360度的屏蔽 在邻近的区域中放置一个电容 主信号所产生的不要有不明信号 我们在设计领域和版图领域可以采取哪些 措施 《全国民用建筑工程设计技术措施》规划•建筑•景观全国民用建筑工程设计技术措施》规划•建筑•景观软件质量保证措施下载工地伤害及预防措施下载关于贯彻落实的具体措施 来减少这些噪声呢 , 1.在电路中减小信号的摆幅 2.把噪声模块屏蔽起来 3.把噪声模块以外的电路也隔离起来 4.注意包围圈的严丝缝合 5.让噪声电路和安静电路在不同时间周期各自的工作。 6.把噪声电路和安静电路远离放置。 7.有效的利用差分系统 8.去耦供电轨线 9.层叠供电轨线 10.谐波干扰 11.同轴屏蔽 良好扎实的版图设计技术并不是一定有多么复杂或者多么尖端，正如自己看到的，用已有的尝试办法来解决你版图的噪声问题。 现在，我们来分段说明这些方法的作用～ 在电路中减小信号的摆幅 信号摆幅指的是导线在芯片各处的电压振幅或电压值。例如，在一个数字电路中，0状态由0伏来表示，而1状态由5伏特来表示。这个电路的摆幅就是5伏。 现在我们如果想把这个电压摆幅降低为2伏，就必须在触发器每次触发时切换较小的能量。这个相当于直接关小噪声发生器，即调小音量。正如前面所说，在一个混合信号芯片中主要是要让数字部分保持安静。所以，如果你能采用本质上比较安静的数字逻辑系列，即它又很小的电压摆幅，那么从一开始就能使整个噪声较低。 电压摆幅基本上不属于版图的问题，单在某一时候也就可以成为版图问题。假设你的电路设计者过来说，他们有一个含有较多数字电路芯片要你画版图。他们指出他们打算采用某一个标准库，你知道这个库大的电压摆幅是5。你可以婉转的说:我们担心噪声问题吗 ,我记得有一个2伏摆幅的库可以达到你希望的目的，它们也许更好些。他们可能表示同意。 电压摆幅的大小主要由电路设计者来决定，但一个号的版图设计者了解可以有些什么选择并且知道应当在什么时候建议使用它们。 把噪声模块屏蔽起来 建立墙壁的版图技术有许多种。如何来建立这些墙壁取决于你本人，取决于你采用的是什么工艺和已经做过的测试芯片。方法多种多样，但有一个简单的方法是用一大圈接地的衬底接触把整个模块包围起来。因为，噪声很容易从衬底传过来。 当噪声企图从衬底模块离开时，首先遇到的是一个接地的衬底接触。由于这个接触是接地的，所以很有可能把任何噪声电压和噪声电流都吸引到它那里。 如果我们将衬底接触的尺寸设计得很小，噪声就有可能绕过它或者从它的下面通过，一个大的接触则意味着不会发生这样的情况，所以应当使接触有合适的尺寸。 如果真的担心噪声问题，就得在衬底连接导线时，不要使用细的导线，应该使用比较粗大的导线，那样的导线寄生电阻比较小，噪声容易流过。现在，我们会把噪声模块用换装结构包围起来，然后用粗大导线与衬底连接，就能比较有效的减小噪声。具体什么样的换装结构可以根据自己的情形。 你甚至可以用多条保护带围绕在你的噪声模块周围进一步减小噪声的外漏。 把安静模块也隔离起来 我们已经在噪声周围放置了保护带。现在，你不仅可以用保护带围绕你的噪声模块，也可以用保护带围绕自己的安静模块。如果你的保护带中有任何缝隙，就像有些窗户被打开，有些噪声就有可能乘机逃走。所以应该注意时保护带的严实。 如果你在芯片中有一定的灵活性，那么让噪声电路和安静电路在不同的时间周期进行各自的工作就可以消除这一噪声问题。虽然这个然区安属于设计问题，但版图设计者应该了解这是电路设计者可以采用的一种选择。 一般有经验的版图设计者可能会对电路设计者直接诶提出来。 现在，我们要做的就是把噪声模块和安静模块进行远离放置，让他们互不干扰。这样离得越远越好。 差分信号 另一个直接影响版图的设计技术就是采用差分信号。差分电路时一种用来检测两个同一来源的特殊走线的信号之差的设计技术。两条导线自始至终并排排列，每条导线传递同样的信息，但是状态相反。我们通过把这两个信号相减从而消除噪声。由于信号时相反的，相减产生了非常清晰地接过。我们看到的是明确的高电平状态和低电平状态，我们得到的是没有尖峰的清晰数据。 决定是否使用差分信号又关系到前面的这个问题——这个电路是做什么用的, 正如前面所说，如果你被告知这个电路是一个差分放大器，你就会听到差分两字，自己就会马上想到差分信号布线来减小噪声。 差分逻辑，即差分信号设计方法有很强的抗噪声能力，当电路中的噪声问题十分严重时，很多人都会依赖差分系统来解决问题。比如说，一个差分模块经过噪声模块连接到另一个模块时，这个噪声模块基本上不会影响差分模块，因为在差分线上面，它们的信号相同，状态相反，在受到同样的干肉，自然会经过相减而被抵消。因此它的抗干扰能力很强。 去耦供电轨线与层叠供电轨线 有时候，你就是无法避免噪声。因为它们是内在固有的，所以有些人在它们的供电轨线上放上一些大的去耦电容。这些电容的尺寸很大，信号的频率越高，就越容易通过电容。所以如果你的电路模块中有一个很大的去耦电容接在两条供电轨线上，那么闯入供电轨线上的任何噪声都会首先被吸收到接地线上，只有很少的噪声能越过这个电容进入电路。 加入电源电容属于电路设计问题，但这个直接影响到你的版图，在你画版图的时候，尽量去跟电路设计者沟通，问问他们有没有一些好的建议。 有些人甚至可能会要求你把这些供电轨线层叠起来走线。根据你在工艺中可用金属层的数目你也许可以把电源线和接地线 交替排列，就像交叉手指一样，但是他们产生了额外的小电容。这些小电容就在供电轨线之间形成了额外的去耦小电容。采用这样的方法我们可以用小得多的空间来去耦供电轨线，我们不再需要在电路中插入一个大电容。虽然每一个本征电容很小，但是它们合在一起就可以为我们的高频噪声提供一条相当大的逃离路径。 具体是在上面加上一个去耦大电容还是用层叠的供电轨线要与你的电路设计者交流，让他给出更好的建议。 至于谐波干扰和同轴屏蔽我们暂且不说。 七 平面布局 平面布局:它是一个单纯的总体轮廓设计。如:确定模块是如何相互联系以及信号将如何在这些模块之间流动。 平面布局可以成就也可以毁灭一个芯片，一个好的平面布局可以使芯片的版图很容易并能很快地完成。 当你试图把所有这些个别的单元拼接到一起时，你会发现他们无法对对齐。一个单元的输出可能位于这个模块的一边，而它要连接单元的输入正好在这个模块的另一边，结果可能到处 都是拖得很长的信号线。 因此，即使在设计低层次的版图设计之前也要进行平面布局。 在此，值得一说的是:平面布局是优秀版图设计的关键，交流时好的平面布局的关键。如何设计一个能加快完成设计并使电路更平稳工作的平面布局是多么重要。 平面布局要考虑的是: 引线驱动的布局 电路模块驱动的布局 预定布线网络的平面布局 其中，可能遇上一些错误和麻烦，这些就得去交流，考虑布线，是种和其他因素，来一步步解决布局问题。 引线驱动布局 作为版图设计者你涉及到的第一个部件可能就是引线。有些人称它为引出压焊块。这一步确定了输入和输出引线应当布置在封装中芯片四周的哪些地方。引线位置是否合适直接影响到你平面布局的质量和芯片版图的难易程度。这点非常重要，因此，我们在考虑这一点的时候应该与电路设计者及这个团队一起讨论。这样他们就能了解更多有关芯片功能和结构的信息，并一起做出决定。引线问题直接影响你的工作。一个简单的引线方案决定了我们应当如何布置我们的电源线以及其他网络。一个好的引线安排可以减少寄生参数兵帮助版图设计者画出一个干净利索的版图。 引出方案决定了内部模块间布线的复杂程度。 另外的就是要考虑esd布局。 模块驱动布局 我们一旦得到了我们认为能很好工作并且比较容易进行esd布线的引线方案，接着就可以关心芯片内部——布置模块了 安排模块的位置和布置引线一样是另一个应当尽早考虑的问题。模块布置将帮助你了解如何在高层次上组合芯片以及可能遇到的各类问题。跟通常情况一样，总是尽量使模块之间的连线尽可能短，总是尽量避免在芯片上到处布线。 如果可能，尽可能找到某种对称布线。建立对称的版图不仅能使芯片工作得更好，而且能减少你所必须的工作量。你只需要完成半个芯片的版图，然后把它翻转过来，另一半的一切即可以得到。 每当你设计了一个你喜欢的平面布局，你对信号应当从哪里进出每一个模块就会有一个粗略的概念。我们不能在没有找到最佳的平面布局之前就不要盲目的开始布置控制模块。 你的平面布局是先从引线开始还是先从模块开始，这个就要看情况而定了。如果你比较在意内部模块相互的联络，那么，每部安排将会决定你的引线位置。如果你更担心的是引线间如何相互作用，那么引线就决定如何在内部放置模块。定制一个号的引线方案和模块布置方案是一个需要反复的过程。 信号驱动布局 平面布局要考虑的第三个问题就是高频，射频电路，是你的信号如何流向每一个模块。对于某些芯片，你不必注意信号流的问题。然而，有的电路设计者会基于一个非常重要的原因非 常细致和详细的安排好信号流。在这样的情况下，移动一个模块可能会使整个芯片变得一文不值。 对称性事电路最重要的考虑因素。你有一个放大器驱动两个模块，而且要有一条对称的水平线穿过这个整体，你被告知不能移动那些模块。在这个特定情况下，你注意到该放大器的上面和下面有一些浪费的空间，你可能会想到，我能不能把放大器向上移动一点,然而，电路设计者就会说，这样做电路就不对称了。这个电路靠的就是来自放大器的信号在同一时间道道两个输出模块。如果我们不能让信号完全同步，这个电路就不能工作，因此必须对称。这一问题说明版图设计者受芯片功能的影响。这种情况下，是信号流而不是你的引线或者模块尺寸决定你的平面布局。因此，你只能接受它。 在这里，我们已经在决定平面布局时候上面是最重要的。 1.输入输出引线布局 2.模块与模块之间的布局 3.某些特别的信号流的布局 在一些情况下，信号流的布局可能会影响引线以及模块的布局。比如，一个高频信号，其连线安排根据对称性已经预先确定，它就决定了我们一部分的平面布局。 八 验证 为了帮助监督我们所有的规则，现在大多数的设计工具都配有计算机辅助的规则和版图检查程序。你以某种方式把所有这几千条规则输入到这一软件中，计算机就会着手对照这些规则则检查你的版图。计算机确保你的金属线相互之间不会靠得太近，晶体管的n阱放在正确的位置上，源漏区p+区有源区的宽度有恰当的微米数等等。 Drc程序，它了解有关你工艺的所有必须的东西，它将着手仔细检查你所布置的一切。如果设计规则文件写得好，那么drc就能发现你版图中哪怕最微小的错误，你可以确保对硅片的布置时正确的而且多半具有功能。Drc只是第一级检查你的电路只做drc不出错不意味着它的连线就正确。因此我们还有lvs——版图与电路图对照。我们首先告诉lvs程序哪些工艺层组合生成一个晶体管，哪些组合生成电阻，电容等。然后lvs程序就能巡查你画的版图找出你的器件。Lvs程序将从你的版图中提取出它认为你所建立的东西并将它所提取的内容与电路图对比。Lvs不仅能检查布线和部件，还能确认它们的值是否正确。 Drc和lvs程序非常成熟与精确。和drc过程一样，lvs也是一个反复的过程。 九 版图的技巧 怎么样才能事半功倍, 怎么样使自己设计的芯片版图能稳定工作, 怎么样记住那两千条规则, 这些一系列问题都只有在实际项目中才能深有体会，因此，在扎实的理论基础上还要注重实践。比如我们现在开始画一些简单的版图。前面我们已经了解一些基本信息。 一般情况下，我们看到电路图不知道如何下手，不知道怎么样才能制定出几千条规则，什么样的问题是可以设法避免的,我们要先考虑什么, 在此经过一些总结(一个搬入设计者要掌握的): 找出五六个不是最小尺寸的设计规则 找到寄生参数最小的金属层 有充足的宽导线和通孔 采用一致方向，远离电路块 早点注意你的敏感信号和大噪声信号，不要让噪声进入衬底 进行改动之前复制单元并重新命名 使金属层易于修改 把电源总线画大些，把大电路划小——交流沟通 找出五六个不是最小尺寸的设计规则 我们现在的工艺有1500——2000条设计规则。因此，我们需要在自己的头脑中建立一个有效的设计规则小子集的查询表。如果你对工艺十分了解并找到晶体管是如何建立起来的，你就能很容易找出屈指可数的几条能指导你大部分工作的一般规则。 例如，大多数工艺都有一个n阱。通常这个n阱决定了你的晶体管间隔多远。通常n阱的设计规则尺寸相当大。大到足以应付电路中的每一个器件。找到这条规则，需要记住它。在整个版图上只采用这一个间距值。同样，如果你有五六个金属层，每一层有各自不同的合理的最小宽度，那么只需要找出最大的那个最小尺寸记住就可以了。每一个金属层都用这个更最小尺寸。最小尺寸不是强制性尺寸，他们只是最低限制。如果metal1的间距是0.8微米，metal2的间距是0.9微米，metal3的间距是1微米，那么对所有的金属层都采用1微米的间距。 还有，假设你的metal1的最小宽度是0.6微米，metal2的最小宽度是0.7微米，metal3的最小宽度是0.8微米，那么就可以直接在金属时一直用1微米的宽度。比起那些在设计手册中的数字，这样要简单多了。这样的话，你的版图看上去仍然是非常紧凑密集的。其实，你知道自己已在整个版图中藏了许多小小的空隙。当药添加额外的东西时，你就可以缩小金属的间距了。 这样的方法不仅适用于金属导线，还可以在器件布置中运用，如果你把所有的部件都安排成最小间距的话，那么就有麻烦。而如果你把它们放置得比最小间距稍微远一点，你的版图看上去仍然很好，排列仍旧紧密，但是需要时，你还可以从里面腾出空间来应急。这个是非常好的技巧。 优点:你可以从此着手开始工作，使你的工作更快，使你的芯片的性能比最低性能要好。 选择寄生参数最小的金属层 如果你有一个确实很密集的芯片，正如我们在前面提及到的，你通常要交替变换你金属布线的方向。例如，金属1只水平走线，金属2垂直只走线，如此下去。但是高频信号应当在寄生参数最小的金属层上。就是如此，所以，它要比交替变换方向的规则更优先考虑。你可能必须为这些高频先好单独建立布线通道。遇到这样的情况，一定要计算出那一层金属的寄生参数最小。它可能并不是离衬底最远的那一层。如果你事先问了那三个关键问题，搞明白了它们，就可以知道高频信号要事先安排布线，以免最后有不必要的麻烦。 要有足够的宽导线和通孔 版图设计新手容易犯得一个大错误就是他们所有的布线都采用最小尺寸的导线。 如果你在各处都用尺寸最小的金属线盒通孔，你就会经常被要求增加更多的通孔并加宽导线。因此，我们就会一开始用脚宽的导线和较多的通孔，在需要的时候你总是可以把它们减少到最小的尺寸和数目。 另外，你应该保证信号路径中有足够的通孔。许多版图设计者对信号路径就采用一条细导线和一个通孔，然而，如果你有地方和空间而且信号允许的话，就要设法在这个信号线上尽可能多放一些通孔，用较粗的导线，那样可以把寄生参数降低到最小。因为每一个通孔上都有电阻，如果某条导线上有四个通孔的话，它的总店组就是四分之一的电阻。出了降低电阻外，四个通孔比一个通孔更加可靠，所以，即使你不得不采用最小尺寸的导线，只要有地方就增加一些通孔。但是不是在金属线所有的转弯处都加上四个通孔，这样很浪费，四个通孔只需要加在需要的地方。 总之， 如果你总店电路正在传送一个高频信号，它需要低损耗，那么许多带通孔的宽导线就是你的最佳选择。 采用方向一致远离电路块 能使你的工作很轻松的一个方法就是为你的每种器件选择一个方向，然后就不要偏离这个方向——永远。 因为制造过程中通常会存在工艺偏差，由于晶体管和所涉及化学过程的方向性，对器件的刻蚀会因方向的不同而有所差异。例如，一个垂直刻蚀的cmos晶体管和水平刻蚀的晶体管就会有很大的差别，你会因此得不到相相同的结果。这样就不能保证栅的长度一样了。如果你并不在意匹配问题的话，那么哪一种刻蚀方向都能完成基本的任务。但是要求匹配的话，就绝对不行。还有，要是比把某个器件旋转90度，那么就一定要跟电路设计者商量，问问是否可行。 远离电路块 这一技术适用于模拟电路。避免把信号线布在你的任何电路块或其他元件之上。这个技术将使你免去可能发生的一个噪声严重的信号将其噪声耦合到其他电路部分而引起麻烦。 早点注意你的敏感信号和噪声大的信号 不要让噪声进入衬底 由于芯片的衬底遍布各处，一旦衬底上有噪声，它就会传播到芯片的每一处。所以，尽可能的采用各种技术使噪声不进入衬底。可以采用很多方法，比如，你可以在噪声严重的器件周 围放上许多衬底接触。 把电源总线画大一些 一般是使电源总线是单元高度的10% 把大电路画小 通常一个电路图右几个部分，你的电路图中可能有些小区域可以很容易的画出版图，你就先从这些着手，然后进行拼接。 经验是零敲碎打积累起来的，但它们并不是做事情的绝对方法。经过一段时间后，你会意识到你正在使用这些技术，它们将成为你的第二条件反射。 十 cadence中的版图例子 在进行版图设计之前，我们应该先读一遍研究报告，看看它们都说了些什么。然后再读一遍，当你对它们更加熟悉的时候，你可以发现报告研究里面包含了很多内容，那些都是对版图设计有利的信息。另外，我们要做的就是反复看和理解电路图，了解它的功能。后来我们得知，放大器的输入要匹配，电路中的电流要合适，并记录这些信息。当有人拿出一个电路图时，首先，我们要知道的就是这个电路是做是没用的,然后，这个更放大器要承受多大的电流,，这些点点信息全部要记录。另外的问题就是——有什么匹配需要注意的吗, 这是三个最基本也是最关键的问题，它们将很有利于版图的设计。有时候，为了得到紧凑的版图，我们就得在保持器件有效栅宽不变的情况下来进行分割器件。 这里，我们知道了画版图的准备工作: 阅读工艺文件和项目研究报告 理解电路图，理解电路的作用，电路中承受的电流，知道需要匹配的地方。有了这些就可以做基本的平面布局。 下面是在cadence上绘制的版图: 当我们完成了版图设计的时候，我们就要考虑阱连接和衬底连接了，这样可以有效的减小噪声干扰。然后，就是esd的保护了。版图设计完成后，我们要做的就是在每一条导线和另一条导线之间进行保护。当有人用他们的手取这个芯片时可能会引起静电电击，这可能会毁掉一切。所以我们要给这个电击一条容易通过的路径而不是让它通过我们的电路。我们不知道用手拿芯片时会碰到那一条引线，所以我们必须预防所有的可能性。必须有的保护电路来保护真正的电路免受esd电击。 记住，esd电压可能高达几千伏。所以，由此产生的任何电流也会非常大，即使这只维持很短的一段时间。如果我们拿起芯片，不小心让其中一条输入引线电击到一条输出引线，在这样的情况下就应该有一条放电路径。 由于没有cadence，因此电路的例子不方便详细描述，在这里，作为一个版图设计者，所要了解的基本信息和该如何去绘制一个好的版图已经在这里进一步分析了，关键就是在有理论的基础上还要多进行项目实践，积累知识，那样才能成为一个优秀的版图工程师。 在版图中，应该详细了解寄生，匹配，噪声，esd，由于半导体制造工艺而引起的一些天线效应等，还有栓锁效应。搞明白这些基本问题，多与电路设计者交流，去理解电路的作用，就能为版图设计节约更多的时间，提高工作效率。 引用 《cmos模拟集成电路版图设计》 《半导体制造技术》 《集成电路版图基础》 《cmos circuit design，layout and simulation》 《the art of analog layout》 武汉集成电路设计研究中心雷鉴铭教授，余老师，李老师，邹博士的指导和讲授。 要详细了解版图的设计过程，我们不仅要知道半导体的加工，前面所述的一些问题，还应该熟练使用cadence，进行实际项目的研究。那样才能成为一个优秀的版图设计工程师。