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数字集成电路设计要点.doc

数字集成电路设计要点.doc

上传者: 璐璐的椰树 2017-09-17 评分 0 0 0 0 0 0 暂无简介 简介 举报

简介:本文档为《数字集成电路设计要点doc》,可适用于工程科技领域,主题内容包含数字IC流程:RTLdesignandsimulationDCsynthesisAPR(AutoPlaceandRoute)PTtiminganal符等。

数字IC流程:RTLdesignandsimulationDCsynthesisAPR(AutoPlaceandRoute)PTtiminganalysisPhysicalVerification采用工具:vi(输入)gcc(c模型)Modelsim(Questasim)VCSIUSiverilogVerdi(仿真、调试)DC(综合)FM(形式验证)Astro(后端物理实现)将换为ICC已初步实现未细检查仅作参考PT(时序分析)ICCalibre(后端验证)硬件一般要分为两部分:wishbone接口解决通信问题核心功能模块真正实现功能Wishbone互连:点到点方式单独测试IP核时常用或者片外互连共享总线方式交叉互连结构  •构建SoC系统时采用  •需要选择交叉互连模块:wbconmax、wbconbus、tctop等PDK:ProcessDesignKitDC综合与时序约束RTL(RegisterTransferLevel)TCL:ToolCommandLanguageTk:ToolKit综合工具:•FPGA  SynplifyDCFPGAXilinxAltera•ASIC  synopsys:DC(主流事实标准)  cadence:BuildGatesPKSRCDC:DesignCompilerPKS:PhysicallyKnowledgeableSynthesisRC:RTLcompilersdc:synopsysdesignconstraints约束sdf: standarddelayformat版式综合三阶段:•翻译转换(此阶段工艺无关)•优化 优化与映射同时进行•映射(此阶段工艺相关)将功能映射到目标工艺库上DC基本流程:读入设计设置约束执行综合查看报告保存结果时钟树:时钟是个非常重要的信号要求到各个寄存器时钟端时延一致后端设计会专门针对时钟布线插入buf形成时钟树综合阶段不处理时钟假设是理想时钟CDC信号:clockdomaincrossingAPR流程:AutoPlaceandRoute采用Astro工具ICC(ICCompiler)TDF文件(topdesignformat)core电源环:原则:尽量使用高层()高层金属厚()利于底层stdcell布线AstroAPR:基本概念设计输入布局规划floorplan时序约束place时钟树综合CTS布线DFM数据导出:•导出网表用于LVS、后仿真等      •导出GDSII数据:流片数据      •导出SPEF:PT时序分析      •导出SDF:后仿真时钟树综合CTS:ClockTreeSynthesisroute步骤:•先布时钟线(关键信号)•Timingsetup•再布标准单元•PostRouteOpt以及CTO•PostRoute时序分析DFM:•天线效应:解决方案:跳线解决方案:插入二极管•加Filler•过孔优化•FillNotchandGap•Addlabel•添加Wiretrack物理验证:LVS:layoutversusschematicANT:AntennaDRC:designrulecheck工具:icvirtuoso,calibre步骤:准备ic环境(工艺库、基本库、快捷键、显示资源、Calibre配置等)stdcell、Pad库导入到ic设计库aesASIC导入到ic为电源PAD加label(LVS用)准备ANTDRCLVS规则文件LVS检查(先做确认设计正确)ANT检查与修正(先于DRCANT修正中可能会引入DRC)DRC检查与修正设计数据导出CDL:CircuitDescriptionLanguage时序分析:Fmax(寄存器间最大时间决定)Tsu(setup)Th(hold)Tco(从时钟到达到输出端稳定)Tpd(pintopindelay组合逻辑延迟)时序分析任务之一是:验证设计满足时序要求如何验证?动态时序仿真(后仿真):输入激励分析波形。STA含义:无需输入激励电路并不动作(静态含义)分析每一个触发器(flipflop)的setup时间与hold时间即保证在时钟沿采样数据时数据是有效的。(动态仿真也是确保这一点下一时钟能得到正确值)动态与静态时序分析比较:STA无需输入测试向量覆盖率大动态仿真只针对特定测试向量无法证明结果对所有测试向量都成立大规模电路穷举测试向量很困难! STA缺点:异步电路分析困难动态时序分析对同步、异步风格电路没有限制 STA能处理更大设计所需时间更短 动态仿真缺点是随着设计规模增大要求时间迅速增长STA基本分析模型与基本计算步骤:找出路径计算数据到达时间计算时差 •路径的起点:输入port或者触发器寄存器的时钟端口•路径的终点:输出port或者时序部件的数据输入pin 路径中数据到达时间计算•路径中net和cell延迟的总和 计算时差•数据到达时间计算出来后与数据的要求到达时间求差(setupcheck,holdcheck等)称为slack•时序报告中Slack为正表示满足要求PT使用步骤:ReadConstraintsExceptionsCheckAnalyzePT:PrimeTimeSTA、CTS,ERC,DFM没找到综合的输入输出Astro的输入输出STA工具的输入输出CTS:clocktreesynthesisDFM:designformanufactureSTA:statictiminganalysisDRC:designrulecheckingERC:electricalrulecheckingLVS:layoutversusschematic

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