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DDR3基础及设计中的SI和时序问题.doc

DDR3基础及设计中的SI和时序问题

那些该死的温柔
2019-01-16 0人阅读 举报 0 0 暂无简介

简介:本文档为《DDR3基础及设计中的SI和时序问题doc》,可适用于IT/计算机领域

先看DDR和DDR的不同点数据率DDRMbs–MbsDDRMbs–Mbs电平DDRV(对低功耗有V)DDRV(对低功耗有V)驱动阻抗DDRΩΩDDRΩΩ(可能会有Ω)Strobe类型DDRDQS(DQStrobe)只有差分DDRstrobes为单端信号DDRstrobes有单端也有差分单端信号会增加额外的Derating差分strobe的好处抑制共模信号抗干扰更高的电压裕量减小了因上升下降沿不对称引起的占空比抖动改善时序DDR的驱动能力DDR驱动有欧姆和欧姆DDR使用ZQ进行驱动校验使公差更小欧姆驱动一般用于根插槽的系统对点到点的拓扑欧姆比较合适DDR的ODT有,,,,欧姆使得对于不同的拓扑有更灵活的配置(如个插槽的系统)动态的ODT对个插槽的系统也很有用对于点对点的拓扑欧姆是比较合适的选择有时候也使用欧姆的。新增TVAC的要求:信号必须在VIH(ac)以上VIL(ac)以下保持一定的时间这段时间叫做TVAC它是跟信号转化速率相关的即使时序裕量是不满足TVAC的要求也必须满足Flyby的时钟拓扑结构这种菊花链式的结构能够获得更好的performance能支持更快的速度WriteLeveling站在做系统设计的角度DDR在布线过程中也要求‘等长’如果就此认为它跟DDR一样的话就错了。前面已经介绍过对于UDIMM时钟拓扑为flyby也就是时钟到每个SDRAM的长度都不一样延时自然也不一样而数据和选通信号STROBE在拓扑上看跟DDR没啥区别选通信号到每个SDRAM的长度是差不多的延时自然也差不多。这样一来时钟跟strobe之间的时序如果真的跟DDR一样的话就肯定满足不了。一般DDR内存控制器设计了一种叫做WriteLeveling的机制其作用就是在芯片内部进行时钟和数据Strobe间的延时。在系统初始化的过程中控制芯片与SDRAM通过数据信号进行通信(training)控制芯片根据收到的反馈信号进行内部延时调节很显然控制芯片到每一个SDRAM的延时都会不一样。通过这种机制使得每个SDRAM看到的时钟数据和STROBE信号就跟在DDR看到的一样。ReadLeveling这个跟Writeleveling相似DDR时序分析。ddr时序分析要包括几种信号间的关系时钟和地址控制信号数据和STROBE信号(写和读)时钟和STROBE。前仿真:在前仿真分析过程中基本上的做法是每种关系选定一组信号(如一个SDRAM上的一个时钟和一个地址信号)进行分析然后将得到的时序约束关系应用到所有的相同信号(即分析一对数据和选通信号然后得到的约束关系应用到所有位数据信号)。之所以能这么做是利用了DDR的对称拓扑结构。后仿真:后仿真基本上也可以如前仿真那么做每类信号选择一个典型的就可以。不过前提是PCBlayout要做的好也即对称要做的比较好。DDR时序分析回顾了DDR时序分析后来看看DDR有什么不同的地方。时钟和地址控制信号由于采用了Flyby的拓扑信号到达每个SDRAM的延时都不一样所以就不可能像DDR那样只选定一个SDRAM进行分析而是要分析每个SDRAM上时钟与地址信号从量上来讲如果DDR只计算一次则DDR要计算N次(N为SDRAM个数)。数据和选通STROBE信号由于拓扑没有变化基本上分析方法跟DDR差不多。时钟与STROBE信号这个因为上面讲过的WriteLeveling相对来讲就不是那么容易。首先得知道控制芯片采用什么机制。一般有两种一种是通过寄存器设置预先配置好每个Byte对应的数据延时另一种是控制芯片在初始化时动态调节。对于第一种情况相对又比较容易把每个延时加到对应的DQS上然后时序计算同样的如果DDR只计算一次这里就要计算N次。对于第二种情况就复杂一点。你得知道控制芯片动态调节的范围(所以并不是这种情况下可以随意布线了)超过了这个范围神仙也救不了了。还要知道动态调节的精度(想象一下模数转换)知道了这些就可以根据每个SDRAM时钟和STROBE之间的延时差得到一个调节量相应的也就可以得到经过Training后的时序裕量了。时序这块讲的比较粗慢慢体会吧。这里没有讲到的是SlewRateDerating。DDR和DDR都有这个功能注意一点的是Derating一般只规定了SDRAM控制芯片有没有要针对具体的芯片来看。在时序计算中这个如果是仿真后期进行测量或脚本处理比较麻烦有些工具提供了自动计算的功能相对就容易很多了。补充一点前面拓扑图以非缓冲内存条(UnbufferedDIMM)为例。对于板载内存颗粒可以根据实际情况调整拓扑结构不过一般还是以类内存条拓扑为参照的。继续阅读

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