主串模式

主串模式——最常用的FPGA配置模式 1．配置单片FPGA 在主串模式下，由FPGA的CCLK管脚给PROM提供工作时钟，相应地PROM在CCLK的上升沿提供将数据从D0管脚送到FPGA的DIN管脚。无论PROM芯片类型（即使其支持并行配置），都只利用其串行配置功能。例如Spartan3E单片FPGA的主串配置电路如图5-12所示。 图5-12 Soartan-3E主从模式配置电路 1）信号管脚说明 其中要注意3类管脚的连接方式：首先，模式选择管脚M[2:0]在配置过程中或者INIT_B变高时，必须设置为全0，当FPGA的输出管脚DONE变高后，模式配置管脚可以作为普通I/O管脚使用；其次，HSWAP管脚的输入电平在器件配置阶段必须保持不变，可以拉低使能FPGA所有I/O管脚的上拉电阻，也可以拉高去掉FPGA所有I/O管脚的上拉电阻，当FPGA配置完毕，输出信号DONE变高后，可以作为普通I/O管脚使用；最后，FPGA的DOUT管脚仅在多芯片配置时有效，在单芯片配置中悬空。 （1）对图5-12中FPGA芯片各个管脚的功能和配置进行简单介绍，如表5-5所示。 表5-5 主串模式下FPGA配置管脚说明 （2）必须要掌握从设备PROM的管脚信号。下面对图5-12中PROM芯片各个管脚的功能和配置进行简单介绍，如表5-6所列。 表5-6 主串模式下PROM配置管脚说明  2）配置电路的关键点 主串配置电路最关键的3点就是JTAG链的完整性、电源电压的设置以及CCLK信号的考虑。只要这3步任何一个环节出现问题，都不能正确配置PROM芯片。 （1）JTAG链的完整性 FPGA和PROM芯片都有自身的JTAG接口电路，所谓的JTAG链完整性指的是将JTAG连接器、FPGA、PROM的TMS、TCK连在一起，保证从JTAG连接器TDI到其TDO之间，形成JTAG连接器的“TDI （TDI~TDO） （TDI~TDO） JTAG连接器TDO”的闭合回路，其中（TDI~TDO）为FPGA或者PROM芯片自身的一对输入、输出管脚。图5-12中配置电路的JTAG链从连接器的TDI到FPGA的TDI，再从FPGA的TDO到PROM的TDI，最后从PROM的TDO到连接器的TDO，形成了完整的JTAG链，FPGA芯片被称为链首芯片。也可以根据需要调换FPGA和PROM的位置，使PROM成为链首芯片。 （2）电源适配性 如图5-13所示，由于FPGA和PROM要完成数据通信，二者的接口电平必须一致，即FPGA相应分组的管脚电压Vcco_2必须和PROM Vcco的输入电压大小一致，且理想值为2.5V，这是由于FPGA的PROG_B和DONE管脚由2.5V的Vccaux供电。此外，由于JTAG连接器的电压也由2.5V的Vccaux提供，因此PROM的VCCJ也必须为2.5V。因此，如果接口电压和参考电压不同，在配置阶段需要将相应分组的管脚电压和参考电压设置为一致；在配置完成后，再将其切换到用户所需的工作电压。当然，FPGA和PROM也可以自适应3.3V的I/O电平以及JTAG电平，但需要进行一定的改动，即添加几个外部限流电阻，如图5-13所示。在主串模式下，XCFxxS系列PROM的核电压必须为3.3V，XCFxxP系列PROM的核电压必须为1.8V。 图5-13 3.3V的JTAG配置电路示意图 图5-13中的RSER、RPAR这两个电阻要特别注意。首先，RSER= 68Ω将流入每个输入的电流限制到 9.5 mA；其次，N = 3三个输入的二极管导通， RPAR = VCCAUX min/ NIIN = 2.375V/（3*9.5mA） =83 Ω 或 82 Ω （与MATCH_ word word文档格式规范word作业纸小票打印word模板word简历模板免费word简历 _1714019818794_0值误差小于 5% 的电阻 ） （3）CCLK的信号完整性 CCLK信号是JTAG配置数据传输的时钟信号，其信号完整性非常关键。FPGA配置电路刚开始以最低时钟工作，如果没有特别指定，将逐渐提高频率。CCLK信号是由FPGA内部产生的，对于不同的芯片和电平，其最大值如表5-7所示。 表5-7 不同PROM芯片的最大配置时钟频率 3）主串配置电路工作 流程 快递问题件怎么处理流程河南自建厂房流程下载关于规范招聘需求审批流程制作流程表下载邮件下载流程设计 一般FPGA芯片都有两个配置触发事件：上电复位以及软件复位。不同配置模式的工作流程基本是一致的，下面对整个过程进行详细说明。 （1）普通配置过程 当FPGA上电后，如果核电压、参考电压以及I/O电压正确，则进入配置模式。数据首先以TCK的速度通过JTAG连接器的TDI管脚，进入FPGA芯片的TDI管脚。然后再以同样的速率从FPGA的TDO管脚将配置数据送入PROM芯片的TDI管脚，此时PROM通过其TDO向JTAG连接器的TDO环回数据，构成完整的JTAG链；又由于FPGA芯片DONE信号为低（片选PROM芯片）、INIT_B输出电平为高（使能PROM数据输出管脚），PROM通过DO以CCLK的速率将配置数据送给FPGA。第三，FPGA开始接收配置数据，并完成CRC校验，若CRC校验通过，DONE信号管脚输出高电平；若CRC校验失败，DONE信号为低，配置过程失败，但此时FPGA并不给出任何指示，这时由于需要在DONE管脚上添加LED以输出提示信号。最后，PROM由于CE管脚输入为高，关闭数据输出管脚，清空地址计数器，进入休眠状态，配置结束。 （2）复位配置过程 当PROG_B处于低电平超过500ns时，会强制FPGA进入重配置阶段；当PROG_B信号变高时，会清空FPGA配置存储器，并将DONE、INIT_B拉低。由于DONE信号和PROM芯片CE信号相连，PROM片选有效。CF信号有效，将PROM内部地址计数器清零。当清空FPGA配置存储器后，OE/RESET变高，地址累加器开始在CLK的上升沿加1。FPGA配置结束后，DONE信号管脚输出高电平，PROM关闭数据输出管脚，清空地址计数器，进入休眠状态。复位配置的过程如图5-14所示。 图5-14 复位后FPGA配置阶段示意图 2．配置多片FPGA 多片FPGA的配置电路和单片的类似，但是多片FPGA之间有主（Master）、从（Slave）之分，且需要选择不同的配置模式。两片Spartan 3E系列FPGA的典型配置电路如图5-15所示，两片FPGA存在主、从地位之分。 图5-15 主从模式下两片FPGA的配置电路 如果系统中有更多的FPGA芯片，只需要在后面继续添加即可，即从链首FPGA获得CCLK，将芯片TCK、TMS和JTAG连接器的TCK、TMS连接在一起，最后把上一级FPGA的TDO连接到本地TDI，并将本地TDO和JTAG连接器的TDO连在一起，构成完整的JTAG链。当链首FPGA完成配置后，将利用其DOUT管脚为在CCLK的下降沿为后续芯片传送配置数据，而其自身在CCLK的上升沿从PROM读取配置数据。注意：除了链首FPGA的模式选择信号M[2:0]=3’b000外，其余FPGA的模式选择信号M[2:0]=3’b111。 如果多片相同FPGA配置相同的数据，可以采用图5-16所示的配置电路。 图5-16 配置数据相同的多片相同FPGA的配置电路 5.3.2 SPI串行Flash配置模式 1．SPI串行配置介绍 串行Flash的特点是占用管脚比较少，作为系统的数据存贮非常适合，一般都是采用串行外设接口（SPI总线接口）。Flash存贮器与EEPROM根本不同的特征就是EEPROM可以按字节进行数据的改写，而Flash只能先擦除一个区间，然后改写其内容。一般情况下，这个擦除区间叫做扇区（Sector），也有部分厂家引入了页面（Page）的概念。选择Flash产品时，最小擦除区间是比较重要的指标。在写入Flash时，如果写入的数据不能正好是一个最小擦除区间的尺寸，就需要把整个区间的数据全部保存另外一个存贮空间，擦除这个空间，然后才能重新对这个区间改写。大多数Flash工艺更容易实现较大的擦除区间，因此较小的擦除区间的Flash的价格一般会稍贵一些。此外， SPI是标准的4线同步串行双向总线，提供控制器和外设之间的串行通信数据链路，广泛应用于嵌入式设备中。 Xilinx公司的新款FPGA都支持SPI接口。SPI总线通过4根信号线来完成主、从之间的通信，典型的SPI系统中常包含一个主设备以及至少一个从设备，在FPGA应用场合中，FPGA芯片为主设备，SPI串行FLASH为从设备。4个SPI接口信号的名称和功能如表5-8所示。 表5-8 SPI接口信号列表 一个主芯片和一个从芯片的通信接口如图M所示。FPGA通过SCLK控制双方通信的时序，在SS_n为低时，FPGA通过MOSI信号线将数据传送到FLASH，在同一个时钟周期中，FLASH通过SOMI将数据传输到FPGA芯片。无论主、从设备，数据都是在时钟电平跳转时输出，并在下一个相反的电平跳转沿，送入另外一个芯片。 图5-17 SPI接口连接示意图 其中SCLK信号支持不同的速率，一般常采用20MHz。通过SPI接口中的CPOL和CPHA这两个比特定义了4种通信时序。其中，CPOL信号定义了SCLK的空闲状态，当CPOL为低时，SCLK的低电平为空闲状态，否则其空闲状态为高电平；CPHA定义了数据有效的上升沿位置，当其为低时，数据在第1个电平调转沿有效，否则数据在第2个电平跳转沿有效。其相应的时序逻辑如图M所示。 图5-18a CPHA为高时SPI的总线时序示意图 图5-18b CPHA为高时SPI的总线时序示意图 可以通过增加片选信号SS_n的位宽来支持多个从设备，SS_n的位宽等于从设备的个数。对于某时刻被选中的从设备和主设备而言，其读写时序逻辑和图M一样。 图5-19 多个从芯片的连接电路图 SPI串行FLASH作为一种新兴的高性能非易失性存储器，其有效读写次数高达百万次，不仅引脚数量少、封装小、容量大，可以节约电路板空间，还能够降低功耗和噪声。从功能上看，可以用于代码存储以及大容量的数据和语音存储，对于以读为主，仅有少量擦写和写入时间的应用来说，支持分区（多页）擦除和页写入的串行存储是最佳 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 。 2．SPI串行FLASH配置电路 SPI串行配置模式常用于已采用了SPI串行FLASH PROM的系统，在上电时将配置数据加载到FPGA中，这一过程只需向SPI串行发送一个4字节的指令，其后串行FLASH中的数据就像PROM配置方式一样连续加载到FPGA中。一旦配置完成，SPI中的额外存储空间还能用于其它应用目的。 1）SPI配置电路 虽然SPI接口是标准的4线接口，但不同的SPI FLASH PROM芯片采用了不同的指令 协议 离婚协议模板下载合伙人协议 下载渠道分销协议免费下载敬业协议下载授课协议下载 。FPGA芯片通过变量选择信号VS[2:0]来定义FPGA和SPI FLASH的通信方式、FPGA的读指令以及在有效接收数据前插入的冗余比特数。常用SPI FLASH与FPGA的有效操作配置如表M所示，其余的VS[2:0]配置留有它用。 表5-9 Xilinx芯片所支持的SPI FLASH存储器以及配置列表 从整体上看来，控制SPI串行闪存比较容易，只需要使用简单的指令就能完成读取、擦除、编程、写使能/禁止以及其它功能。所有的指令都是通过4个SPI引脚串行移位输入的。 不同型号的FPGA芯片具有数目不同的从设备片选信号，因此所挂的串行芯片数目也就不一样。例如：Spartan-3E系列FPGA芯片只有1位SPI从设备片选信号，因此只能外挂一片SPI串行FLASH芯片。在SPI串行FLASH配置模式下，M[2:0]=3’b001。FPGA上电后，通过外部SPI串行FLASH PROM完成配置，配置时钟信号由FPGA芯片提供时钟信号，支持两类业界常用的FLASH。 图5-20给出了Spartan3E系列FPGA支持0X0B快速读写指令的STMicro 25系列PROM的典型配置电路。其中的Flash芯片需要Flash编程器来加载配置数据；单片的FPGA芯片构成了完整的JTAG链，仅用来测试芯片状态，以及支持JTAG在线调试模式，与SPI配置模式没有关系。 图5-20 支持快读写得串行FLASH配置电路示意图 从中可以看出，SPI Flash容量大，适合于大规模设计场合。但由于SPI配置需要专门的Flash编程器，且操作起来比较麻烦，不适合在产品研发阶段调试FPGA芯片，因此一般还会添加JTAG链专门用于在线调试。JTAG在线调试模式的原理以及注意事项将在5.3.5节进行详细说明。 图5-21给出了Spartan3E系列FPGA支持SPI协议的Atmel公司“C”、“D”系列串行Flash芯片的典型配置电路。这两个系列的FLASH芯片可以工作在很低温度，具有短的时钟建立时间。同样，单片的FPGA芯片构成了完整的JTAG链，仅用来测试芯片状态，以及支持JTAG在线调试模式，与SPI配置模式没有关系。 图5-21 Atmel SPI串行FLASH配置电路示意图 表5-20给出了SPI配置接口的连线的说明，每个SPI Flash PROM采用的名字略有不同，SPI Flash PROM的写保护信号和保持控制信号在FPGA配置阶段是不用的。其中HOLD管脚在配置阶段必须为高，为了编程Flash存储器，写保护信号必须为高。 2）相关信号说明 （1）FPGA端信号说明 对SPI配置模式下的FPGA信号进行说明，如表5-10所列。由于JTAG管脚已在多处提及，这里就不再介绍。 表5-10 配置电路中的FPGA管脚信号说明 （2）从设备Flash的管脚信号 由于不同公司不同型号的Flash管脚并不一致，下所以表5-11列出所有出现在串行Flash芯片上的信号，对于某一特定的Flash管脚，需要挑选其中的有效管脚，见表中的3-6列。 表5-11 配置电路中的SPI串行FLASH管脚信号说明 5.3.3 从串配置模式 从串配置模式的特点已在前文介绍，所用管脚的说明和主串模式一样，因此本节直接介绍从串配置电路原理以及注意事项。 在串行模式下，需要微处理器或微控制器等外部主机通过同步串行接口将配置数据串行写入FPGA芯片，其模式选择信号M[2:0]=3’b111，其典型的Spartan 3E系列FPGA单片配置电路如图M所示。DIN输入管脚的串行配置数据需要在外部时钟CCLK信号前有足够的建立时间。其中单片FPGA芯片构成了完整的JTAG链，仅用来测试芯片状态，以及支持JTAG在线调试模式，与从串配置模式没有关系。外部主机通过下拉PROG_B启动配置并检测INIT_B电平，当INIT_B为高时，表明FPGA做好准备，开始接收数据。此时，主机开始提供数据和时钟信号直到FPGA配置完毕且DONE管脚为高，或者INIT_B变低表明发生配置错误才停止。整个过程需要比配置文件大小更多的时钟周期，这是由于部分时钟用于时序建立，特别当FPGA被配置为等待DCM锁存其时钟输入。 图5-22 FPGA从串配置电路示意图 此外，从串配置模式也可配置多片FPGA芯片，典型的两片Spartan 3E系列FPGA的从串配置电路如图M所示。所有芯片的CCLK信号都有主控设备提供，靠近主控设备的FPGA要充当桥梁的作用，将配置数据转发到第二个FPGA芯片。可以看到采用从串配置的好处主要在于节省电路板面积，并使得系统具备更大的灵活性。 图5-23 多片FPGA从串模式配置电路 5.3.4 字节宽度外部接口并行配置模式 本节主要介绍基于闪存的FPGA配置方案，然后介绍字节宽度并行配置模式的配置电路，再对其配置信号进行说明，最后介绍其多片FPGA的配置电路。 1．并行Flash介绍  NOR和NAND是现在市场上两种主要的非易失闪存技术。NOR的特点是芯片内执行(Execute In Place，XIP)，这样应用程序可以直接在flash闪存内运行，不必再把代码读到系统RAM中。NOR的传输效率很高，在1～4MB的小容量时具有很高的成本效益，但是很低的写入和擦除速度大大影响了它的性能。NAND结构能提供极高的单元密度，可以达到高存储密度，并且写入和擦除的速度也很快,是高数据存储密度的理想解决方案。应用NAND的困难在于flash的管理和需要特殊的系统接口。 2．BPI单芯片配置模式 l BPI配置电路 BPI配置接口主要用于支持标准的并行NOR闪存以及字节位宽或字位宽的PROM芯片。在BPI模式下，FPGA从外部标准的NOR闪存或NAND闪存中，以字节宽度并行地获取配置数据，如Spartan 3E系列FPGA芯片在BPI模式下的NOR Flash电路图M所示。当然，可以将该配置模式推广到其余并行配置外设中，地址、数据、片选（OE）以及写使能（WE）等控制信号都是通用的。 图5-24 BPI配置模式电路图 配置接口时序由FPGA芯片控制，最常用的方法是由CCLK管脚输出控制时钟，但是在单片BPI模式下并不使用CCLK信号，通过LDC[2:0]和HDC管脚来作为闪存的控制输入。 根据访问Flash地址的递增和递减，可以将BPI模式分为BPI UP模式和BPI DOWN模式，由M[0]管脚决定，其控制如表M所列。但无论哪种模式，地址总是在CCLK的下降沿变化。BPI UP和BPI DOWN模式增加了BPI的灵活性，使其能够和其余嵌入式处理器或CPU等共享闪存。如果其余设备从Flash底部启动（Boot），FPGA可采用BPI UP模式，否则可采用BPI DOWN模式共享存储器。 表5-12 BPI地址控制模式简要说明 不同系列芯片对BPI模式的支持是不一样的，要在设计中特别小心。如表M列出了Spartan 3、Spartan-3E以及Spartan-3A系列FPGA芯片的BPI模式的支持的差异性。 表5-13 Spartan 3代芯片对BPI模式支持的差异列表 l 配置信号说明 并不是所有Xilinx所有FPGA都支持BPI配置模式，这里仍以Spartan 3E和Spartan 3A系列为例进行说明，各相关管脚的简要功能说明如表M所列（由于前文已提及JTAG管脚说明，这里不再介绍）。 表5-14 BPI模式下FPGA配置管脚说明列表 l   电压适配性 大多数并行Flash都采用3.3V单电源供电，而BPI配置模式所需的管脚一般至少分布在两个组（Bank）内，相应的FPGA分组必须使用3.3V电压来匹配并行Flash。同样，也有部分1.8V的并行Flash，因此相应的分组电平就必须采用1.8V。因此，设计之前要确定FPGA是否支持相应的电平，例如：由于Spartan-3A系列FPGA的上电复位（POR）电压就不支持1.8V，因此Spartan-3A不能外接并行Flash。 l BPI配置管脚的复用 当FPGA配置完成后，所有连接到闪存上的管脚都可以作为普通用户I/O。如果配置完后，不再使用闪存，可以将LDC0信号拉高，使其片选信号无效。其余管脚，包括A[25:0]或A[23:0]地址线、D[7:0]8根数据线、LDC2、LDC1以及HDC等控制管脚。由于所有的管脚在配置后都是用户I/O，因此可以继续访问闪存。常见的闪存的容量为1~8M比特，甚至更大，而一片Spartan-3E系列FPGA芯片最多只需6M比特，因此可以用闪存剩余空间来存储应用程序的数据，如MicroBlaze软核的应用数据以及以太网设备的IP、MAC地址等。 例如：在嵌入式应用中，将FPGA逻辑电路和软核控制器MicroBlaze的应用数据所形成的比特文件存在闪存中，FPGA首先从闪存中读取逻辑的配置文件；等逻辑配置完毕后，再利用FPGA内部已形成的逻辑加载软核的应用数据，即可直接读取执行，也可以先将应用数据影射到DDR SDRAM，再从DDR SDRAM中读取程序并执行。当然，也可以将FPGA程序中所需要的大量非易失性应用数据存放在闪存中。 需要注意的是：不要将FPGA配置数据和用户数据存放在闪存的同一段中。 l 字节和字配置模式： 目前市场上的中小规模密度的闪存，容量一般在8M比特以下，只能作为比特宽度（8比特）的存储器来使用。大多数高密度的闪存芯片，容量一般都在16M比特以上，具有模式选择输入信号BYTE，可以支持字节宽度和字宽度（16比特）这两种读写方式。在图M中，FPGA芯片的LDC2管脚用来选择配置位宽模式，支持字模式读写。字节宽度和字宽度模式的电路连接是不同的。 虽然Spartan-3E系列FPGA支持字节/字模式且连接简单，但需要注意的是：不同厂家的闪存芯片地址线的管脚数和命名规则是不一样的，在连接时要确保FPGA和闪存连接正确。如Intel、Micron等公司采用简意思路，管脚多较多，其名称和FPGA一致，比较直观（如A0，D15等），但闪存的A0脚在字模式中是不用的，且需要一个额外的用户I/O连接到D15脚，如图M所示。 另外的一类生产商，如AMD、Atmel等公司，采用高效的思路，管脚数较少，且通过管脚IO15/A-1来实现两种模式的选择，在配置时选用字节宽度，配置后应用程序使用字宽度读取数据，如图M所示。在字节宽度中，BYTE#=0，由FPGA芯片的LDC2控制。IO15/A-1信号控制选择字节定位，地址线A0用于选择字定位。当FPGA配置成功后，应用程序驱动BYTE#=1，选择16比特的字模式读取时钟，确保D[14:8]连接到用户I/O管脚上，D15连接到FPGA的A0管脚。其中IO15/A-1是最重要的数据比特，如果一款闪存芯片有IO15/A-1管脚或DQ15/A-1，在连接时一定要根据图M来连接。 图5-25 具有DQ15/A-1管脚的FPGA连接方式 为了突出AMD等闪存产品不同模式的连接区别，在表M中给出其连接说明。 表5-15具有IQ15/A-1管脚的闪存连接说明 一些闪存芯片要求BYTE#信号具有长的建立时间,因此为了取保配置正确，需要在板子上电或者FPGA重配置时,使BYTE#信号为低，选择字节模式。如果需要再进一步加大BYTE#信号的建立时间，可以给FPGA芯片的LDC2管脚添加680Ω的下拉电阻，或延迟CSI_B信号再送入FPGA。 3．BPI多芯片菊花链配置模式 一般来讲，闪存的容量对于配置FPGA来讲是绰绰有余的，因此BPI模式非常适合配置多片FPGA芯片。例如典型的多片Spartan 3E芯片的配置电路如图M所示，其中除了主芯片供给CCLK信号给各个从芯片外，还需要一个中间媒介FPGA连接在主芯片和其余的从芯片之间。该媒介芯片必须为Spartan 3A/E/AN或Virtex-5系列的芯，其余的从芯片则可以为任意的Xilinx芯片。 4．基于Xilinx PROM 的BPI配置模式电路 对于BPI配置模式，不仅可应用闪存芯片，也可采用Xilinx公司的并行PROM芯片搭建BPI配置电路。对于Xilinx并行PROM芯片，只能以×8模式配置FPGA，其效率和主并模式相同。基于Xilinx并行PROM芯片的BPI配置电路如图M所示，仍由CCLK管脚给PROM芯片CLK管脚提供输入信号。 图5-26 多芯片BPI模式配置电路 图5-37 PROM的BPI配置模式电路 5.3.5 JTAG配置模式 1．JTAG配置电路 Xilinx公司的FPGA芯片具有IEEE 1149.1/1532协议所规定的JTAG接口，只要FPGA上电，不论模式选择管脚M[2:0]的配置，都可用采用该配置模式。但是当模式配置管脚设置为JTAG模式，即M[2:0]=3’b101时，FPGA芯片上电后或者PROG_B管脚有低脉冲出现后，只能通过JTAG模式配置。JTAG模式不需要额外的掉电非易失存储器，因此通过其配置的比特文件在FPGA断电后即丢失，每次上电后都需要重新配置。由于JTAG模式已更改，配置效率高，是项目研发阶段必不可少的配置模式。典型的Spartan 3E系列芯片的JTAG配置电路如图5-28所示。 图5-28 JTAG模式配置电路示意图 2．JTAG芯片ID以及用户ID 每片Spartan-3E FPGA芯片都有一个32比特的JTAG芯片识别号，如表M所示。其中的低28位表示Xilinx芯片向量和芯片识别标志，高4比特常被大多数工具忽略，其代表了芯片电路中硅的修正版本号。表5-16中的修改版本号以分级形式给出。 表5-16 Spartan-3E芯片JTAG ID说明 JTAG接口提供了配置过程存储用户ID的选项。用户ID值可以在配置比特文件中指定，其默认值为全1，即0xFFFF_FFFF。 3．配置电压的适配问题 JTAG连接器的电压最好与FPGA的参考电压VCCAUX大小一致，否则其电路需要添加限流电阻，相对而言较为复杂。如果JTAG连接器必须工作在3.3V，则需要在JTAG连接器和FPGA芯片的TDI、TMS以及TCK之间串接电阻，其大小如表M所示。FPGA的TDO管脚一般通过VCCAUX上拉，当VCCAUX=2.5V时，也可以通过外部电压直接上拉到3.3V，不过这会降低JTAG电路的抗噪能力。 表5-17 JTAG电压和限流电阻的关系表 5.3.6 Syatem ACE配置方案 随着FPGA器件的广泛应用，已成为系统级解决方案的核心，常需要多片大规模的FPGA。如果使用PROM进行配置，则需要很大的PCB面积和高昂的成本，因此大都利用微处理由从模式配置FPGA芯片，但容易出现总线竞争且延长了系统启动时间。为了解决大规模FPGA的配置问题，Xilinx公司推出了系统级的System ACE（Advanced Configuration Environment）解决方案。 System ACE可在一个系统内，甚至在多个板上，对Xilinx 的所有FPGA进行配置，使用Flash存储卡或微硬盘保存配置数据，通过System ACE控制器把数据配置到FPGA中。目前，System ACE有System ACE CF（Compact Flash）、System ACE SC（Soft Controller）以及System ACE MPM（Muti-Package Module）三种。读者需要注意的是：System ACE SC/MPM是和System ACE CF独立的解决方案。典型的ACE接口以及系统组成如图5-29所示。 图5-29 典型的ACE接口以及系统组成示意图 1．System ACE CF解决方案 System ACE CF的核心是System ACE CF存储设备和System ACE控制器芯片。System ACE CF存储设备包括Xilinx的ACE Flash卡或其它厂家的Compact Flash卡以及IBM的微硬盘。Compact Flash卡的容量为32MB~4GB，微硬盘的容量为2GB~6GB，至少可配置数百片FPGA芯片。 System ACE CF控制器提供了存储单元和FPGA器件之间的接口，PC和存储器的标准JTAG接口。控制器芯片默认的配置模式也是通过边界扫描的方式将数据配置到FPGA链中，同样可由边界扫描链的测试和编程接口来辅助进行系统原形的调试，其主要特点有： l 支持Xilinx所有FPGA芯片的配置 l 以最小的PC板空间实现多达 8Gb 的配置 l 包括高达152Mbps的配置速率 l 利用带有嵌入式处理器核的 FPGA 进行系统调节 l 管理多个比特流（全部或部分），并按需要对其进行激活 l 包含处理器核初始化 l 软件存储加密 l 可移动存储器件 l  降低了定制配置系统的成本，支持大多数 CompactFlash 卡，包括Microdrive 单元；包含内置式微处理器接口，可以直接调整 FPGA 配置；释放设计资源。 Compact Flash接口是ACE控制器的关键接口，可连接Compact Flash卡、标准的Compact Flash模块以及IBM微硬盘。Compact Flash可以进行拆卸，因此对存储内容进行修改和升级以及更换容量都非常方便。Compact Flash接口由Compact Flash控制器和Compact Flash仲裁器两部分组成。由System ACE CF配置FPGA的接口电路如图5-30所示。 图5-30 System ACE CF配置电路示意图 2．System ACE SC解决方案 System ACE SC为用户提供了自主性，用户可以自由地选择每一部分的元件，并将其电路板的任何位置，且所有的功能在一个独立的FPGA中完成，并不需要整合其他组件。System ACE SC有4个主要接口：边界扫描JTAG接口、系统控制接口、Flash存储器接口以及FPGA接口，如图5-31所示。 图5-31 System ACE SC接口示意图 其中JTAG接口主要提供边界扫描测试和对具有JTAG接口的Flash存储器通信；Flash接口主要和外边的Flash芯片通信，读取存储器内的内容以及对存储器进行变成；系统控制接口主要提供输入时钟、配置控制信号和配置状态信号等；FPGA接口主要用于配置FPGA，可通过从串、从并以及Selec tMAP等配置模式。 System ACE SC和System ACE CF的主要区别在于，System ACE SC的控制器是一个软核逻辑，而不是芯片，需要和设计一起下载到FPFA中。其余区别如表5-18所列。 表5-18 System ACE CF和System ACE SC的区别 典型的System ACE SC配置电路如图5-32所示。 图5-32 System ACE SC配置电路示意图 3．System ACE MPM解决方案 System ACE MPM是一个整合的组件解决方案，包括FPGA和PROM组成的配置控制组建和一个Flash存储组建，并封装为一个模块，通过尽可能少的组件来实现配置电路。Xilinx公司有16M、32M以及64M位低密度的System ACE MPM。System ACE MPM有4个主要接口，和System ACE SC的接口一样，其特征和功能也与System ACE SC一样。二者的区别在于：System ACE MPM封装了整个配置模块，而System ACE SC允许用户自行配置，其接口电路如图5-33所示。 图5-33 System ACE MPM接口电路示意图 System ACE MPM是Xilinx公司第一个支持位流压缩的配置方案，支持多种配置模式，同时可多达8个FPGA链的从串配置模式和多达4个FPGA的Select MAP配置模式，且最大配置速率可达152Mbps，在设计中可达最大程序的系统实现，同时又可最大限度的减小电路板空间和连线。典型的System ACE MPM配置电路如图5-34所示 图5-34 System ACE MPM配置电路示意图 总之，System ACE技术简化了大型FPGA系统的配置方案，令开发人员将精力主要集中在系统性能的提高和开发时间的缩短。