实验指导(2013稿)
广州大学物理与电子工程学院电子系编
目录
实验1、2选1多路选择器的VerilogHDL
设计
领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计
(3)
实验2、设计含异步清零和同步时钟使能的加法计数器 (3)
实验3、1位全加器原理图输入设计 (4)
实验4、7段数码显示译码器设计 (6)
实验5、数控分频器的VerilogHDL设计 (7)
实验6、2位十进制频率计原理图输入设计法 (7)
实验7、ADC0809的采样控制电路的实现 (9)
实验8、正弦信号发生器设计 (11)
实验9、用流水线技术设计高速数字相关器 (12)
实验10、循环冗余(CRC)模块设计 (14)
实验11、数字钟 (15)
实验12、用直接数字合成器(DDS)实现正弦波形发生器设计 (16)
实验1、2选1多路选择器的VerilogHDL设计
一、实验目的:
1、熟悉QuartusII的VerilogHDL文本设计流程全过程;
2、学习简单组合电路的设计、仿真和硬件测试。
二、实验步骤:
1、按照发给大家的文件“Quartus II 9.0基本设计流程-VerilogHDL.ppt”所讲述的步骤,利用QuartusII完成2选1多路选择器的文本编辑输入(mux21a.v)和仿真测试等步骤,给出仿真波形。参考程序:见《EDA技术实用教程—VerilogHDL版(第四版)》例3-1。(
教材
民兵爆破地雷教材pdf初中剪纸校本课程教材衍纸校本课程教材排球校本教材中国舞蹈家协会第四版四级教材
(第五版)无该程序,可自行编写)
若目标器件是EP3C40Q240C8N,建议选实验电路模式5,用键1作为控制端s;a和b分别接clock5、clock0,输出信号y接扬声器speaker。通过短路帽选择clock0接256Hz信号, clock5接1024Hz。最后进行编译、下载和硬件测试实验。
图1-1 2选1多路选择器的引脚锁定窗
三、实验报告:
1.详细叙述2选1多路选择器实验过程;
2.给出2选1多路选择器仿真波形图及其
分析
定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析
报告。
实验2、设计含异步清零和同步时钟使能的加法计数器
一、实验目的:学习计数器的设计、仿真和硬件测试,进一步熟悉VerilogHDL设计技术。
二、实验原理和实验步骤:
图2-1含异步清0和同步时钟使能的4位加法器
1.实验原理:图2-1是一含计数使能、异步复位的4位加法计数器,书中例3-15是其VerilogHDL描述。由图2-1所示,图中间是4位锁存器;rst是异步清信号,高电平有效; clk是锁存信号;D[3:0]是4位数据输入端。当ENA为‘1’时,多路选择器将加1器的输出值加载于锁存器的数据端;当ENA为‘0’时保持上一次的输出。
2.实验步骤:
(1)按照发给大家的文件“Quartus II 9.0基本设计流程-VerilogHDL.ppt”所讲述的步骤,在QuartusII上对例3-15(第四版)(第五版p124例5-15)进行编辑、编译、综合、适配、仿真。说明例2-1各语句的作用,详细描述示例的功能特点,给出其所有信号的时序仿真波形。
(2)引脚锁定以及硬件下载测试。
若目标器件是EP3C40Q240C8N,建议选实验电路模式5,用键8(PIO7)控制RST;用键7控制ENA;计数溢出COUT接发光管D8;OUTY是计数输出接数码1;时钟CLK接clock2,通过跳线选择4Hz信号。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。
三、思考
题
快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题
给出含异步清零和同步使能的16位二进制加减可控计数器的VerilogHDL描述。
四、实验报告要求:
1.说明例3-15(第四版)(第五版p124例5-15)各语句的作用,详细描述示例的功
能特点,给出其所有信号的时序仿真波形并分析结果。
2.给出实验过程和硬件测试实验结果
3.完成思考题
实验3、1位全加器原理图输入设计
一、实验目的:
1.掌握1位全加器的工作原理;
2.掌握1位全加器的原理图输入设计方法;
3.学会QuartusII的时序波形仿真方法;
4.了解VerilogHDL设计初步。
二、实验原理与步骤:
在QuartusII环境下,点击QuartusII的file菜单,选择new,打开new窗口,在new
窗口中选择Block Diagram/Schematic File,进入相应的界面,即可输入原理图,输入方法见《EDA技术实用教程》第4章第5节。先设计好一个半加器,并按照《EDA技术实用教程》第4章第5节介绍的方法将其作为一个库文件,输入后原理图如下图1-1所示。
图1-1连接好原理图并存盘
现在利用已设计好的半加器,完成顶层项目全加器的设计,详细步骤如下:
1、打开一个新的原理图编辑窗,然后在本工程目录中找到已包装好的半加器元件h_adder,并将它调入原理图编辑窗中。这时如果对编辑窗中的半加器元件h_adder双击,即可弹出此元件内部的原理图。
2、完成全加器原理图设计(图1-2),并以文件名f_adder.bdf存在同一目录中。
图1-2 在顶层编辑窗中设计好全加器
3、将当前文件设置成Project,并选择目标器件为CycloneIII系列的EP3C40Q240C8N。
4、编译此顶层文件f_adder.bdf,然后建立波形仿真文件。
5、对应f_adder.bdf的波形仿真文件如图1-3所示,参考图中输入信号cin、bin和ain 输入信号电平的设置,启动仿真器Simulator,观察输出波形的情况。
6、锁定引脚、编译并编程下载,硬件实测此全加器的逻辑功能。
图1-3 1位全加器的时序仿真波形
建议选择实验电路模式5,键1、2、3分别接ain、bin、cin;发光管D2、D1分别接sum 和cout。请查表确定每个引脚锁定。
三、实验注意事项:
1.输入文件名不能用汉字或关键字、非法字符;
2.注意文件在编译连接时的路径;
3.注意引脚分配与对应的FPGA芯片相匹配。
四、实验设备:
GW48EDA 系统,计算机一台
五、实验思考:
1. 比较原理图与文本两种输入方法。
六、实验报告要求:
1. 给出各层次的原理图及其对应的仿真波形图;
2. 给出硬件测试流程和结果;
3. 回答实验思考题。
实验4、7段数码显示译码器设计(教材(第四版)p139 4-5十六进制7段数码显示译码器设计;(第五版)p112)
一、实验目的:学习7段数码显示译码器设计;学习VerilogHDL 的多层次设计方法。
二、实验原理与步骤:
1. 实验原理:
7段数码是纯组合电路,通常的小规模专用IC ,如74或4000系列的器件只能作十进制BCD 码译码,然而数字系统中的数据处理和运算都是2进制的,所以输出表达都是16进制的,为了满足16进制数的译码显示,最方便的方法就是利用译码程序在FPGA/CPLD 中来实现。
2. 实验步骤:
表4-1 7段译码器真值表
(1) 首先按7段译码器真值表,完成7段BCD 码译码器的设计。作为7段BCD 码
译码器,输出信号LED7S 的7位分别接如图4-1数码管的7个段,高位在左,
低位在右。例如当LED7S 输出为“1101101”时,数码管的7个段:g 、f 、e 、d 、
c 、b 、a 分别接1、1、0、1、1、0、1;接有高电平的段发亮,于是数码管显示
“5”。
(2) 设计该译码器,在QuartusII 上对其进行编辑、编译、综合、适配、仿真,给出
其所有信号的时序仿真波形(提示:用输入总线的方式给出输入信号仿真数据)。
引脚锁定及硬件测试。建议选实验电路模式6,用数码8显示译码输出, 键
8/7/6/5四位控制输入,硬件验证译码器的工作性能
。
图4-1 共阴数码管及其电路
图4-2 7段译码器仿真波形
(3)将设计加入4位二进制计数器,经上面设计的16进制7段译码器显示。
图4-3计数器和译码器连接电路原理图
四、实验报告要求:
1、详细叙述16进制7段译码器的程序设计;
2、详细给出16进制7段译码器电路的仿真波形图和波形分析;
3、详细给出计数器和译码器连接的程序设计
实验5、数控分频器的VerilogHDL设计(见教材(第四版)p176 5-2 模可控计数器设计;(第五版)p127 5-4可预置型计数器设计)
以电子琴为例练习数控分频器,具体
方案
气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载
和程序见课本“乐曲硬件演奏电路设计”部分(教材(第四版)P307,教材第五版P227)
实验6、2位十进制频率计原理图输入设计法
一、实验目的:熟悉原理图输入法中74系列等宏功能元件的使用方法,掌握更复杂的原理图层次化设计技术和数字系统设计方法。完成4位十进制频率计的设计,学会利用实验系统上的FPGA/CPLD验证较复杂设计项目的方法。
二、实验原理与步骤:
下面是2位十进制频率计的底层元件原理图和顶层原理图的关系:中间为顶层原理图,整个系统由两个底层原件组成,上面是时序控制元件的原理图,下面是计数器元件原理图。先设计底层的两个元件,再设计顶层。
图6-3 用74390设计一个有时钟使能的两位十进制计数器
(1)实验原理:
若某一信号在T秒时间里重复变化了N 次,则根据频率的定义可知该信号的频率fs 为:fs=N/T 通常测量时间T取1秒或它的十进制时间。
根据频率计的测频原理,在图6-1频率计的顶层电路设计中,74374是8位锁存器,74248是7段BCD译码器,它的7位输出可以直接与7段共阴数码管相接。上面的74248显示个位频率计数值,下面的显示十位频率计数值(conter8是电路图6-3构成的元件)。
F_IN是待测频率信号(设其频率周期为410ns);CNT_EN是对待测频率脉冲计数允许信号(设其频率周期为32us),CNT_EN高电平时允许计数,低电平时禁止计数。仿真波形
显示,当CNT_EN 为高电平时允许conter8对F_IN 计数,低电平时conter8停止计数,由锁存信号LOCK 发出的脉冲将conter8中的2个4位十进制数“39”锁存进74374中,并由74374分高低位通过总线H[6..0]和L[6..0]输给74248译码输出显示,这就是测得的频率值。此后由清0信号CLR 对计数器conter8清0,以备下一周期计数之用。
注意,由于有锁存器74374的存在,即使在conter8被清0后,数码管仍然能稳定显示上一测频周期测得的频率值。另外,图中的进位信号COUT 是留待频率计扩展用的。在实际测频中,由于CNT_EN 是测频控制信号,如果其频率选定为0.5Hz ,则其允许计数的脉宽为1秒,这样,数码管就能直接显示F_IN 的频率值了。
要想使频率计自动测频,增加如下的测频控制电路。要求按照图6-4所示的时序关系,产生三个控制信号:CNT_EN 、LOCK 和CLR,以便使频率计自动完成:计数、锁存和清零。测频时序控制电路如图6-2。
图6-4 测频时序控制电路工作波形
2、实验步骤:
(1) 首先按照《EDA 技术实用教程》第4.5.2小节介绍的方法与流程,完成2位十进计数器的设计,包括编译、综合、仿真,并存入库中(FILE->Create/updata->create symbol files for current file )。
(2)按照《EDA 技术实用教程》第4.5.2小节介绍的方法与流程,完成测频控制器的设计,包括编译、综合、仿真,并存入库中(FILE->Create/updata->create symbol files for current file )。
(3)层次化设计的方法,完成2位频率计的设计,包括原理图输入、编译、综合、仿真、引脚锁定、编程下载和硬件测试。
注:建议硬件测试实验电路采用NO.6电路结构,待测信号F_IN 接clock0;测频控制时钟CLK 接clock2(8hz )。
四、思考题:
1、怎样实现测频范围的扩大;
2、怎样提高测量的精确度。
五、实验报告要求:
1、详细叙述4位十进制频率计的设计流程;
1、 详细给出各层次的原理图、工作原理、电路的仿真波形图和波形分析;
2、 详细叙述硬件实验过程和实验结果。
3、 完成实验思考题。
实验7、ADC0809的采样控制电路的实现(《EDA 技术实用教程—VerilogHDL 版(第四版)》 P286) ((第五版)》 P278)
一、实验目的:学习用状态机对A/D 转换器ADC0809的采样控制电路的实现。
二、实验原理和实验步骤:
1. 实验原理:
ADC0809是CMOS 的8位A/D 转换器,片内有8路模拟开关,可控制8个模拟量中的一个进入转换器中。ADC0809的精度为8位,转换时间约100μs ,含锁存控制的8
路多
路开关,输出有三态缓冲器控制,单5V电源供电。
图7-1 ADC0809工作时序
主要控制信号说明:如图7-1所示,START是转换启动信号,高电平有效;ALE是3位通道选择地址(ADDC,ADDB,ADDA)信号的锁存信号。当模拟量送到某一输入端(如IN1或IN2等),由3位地址信号选择,而地址信号由ALE锁存。EOC是转换情况状态信号(类似于AD574的STA TUS),当启动转换约100us后,EOC产生一个负脉冲,以示转换结束;在EOC的上升沿后,若输出使能信号OE为高电平,则控制打开三态缓冲器,把转换好的8位数据结果输至数据总线。至此ADC0809的一次转换结束。
2.实验内容:
(1)利用QuartusII对课本例8-2进行文本编辑输入和仿真测试;给出仿真波形。最
后进行引脚锁定并进行测试,硬件验证例8-2电路对ADC0809的控制功能。
图7-2 采样状态机结构框图
引脚锁定情况:先用14芯线将附图1中“17”和“8”相连,具体管脚锁定情况见“17”和“8”处两边已标出。程序设计中ADDA、ADDB均需赋0。实验板上的ENABLE即程序中的EOC。两个数码管显示Q输出,选择模式5的数码管1、2或数码管8、7,不要选择中间的,因中间数码管的部分引脚已被ADC0809使用。(新实验板没有从ADC0809 D[7: 0]连接的数码管。)
(2)在不改变原代码功能的条件下将课本例8-2表达成用状态码直接输出型的状态机。
三、思考题:
利用课本8.7节介绍的多种方法设计安全可靠地状态机,并对这些方法作比较,总结安全状态机设计的经验。
四、实验报告要求:
1.详细写出ADC0809的采样控制电路的工作原理;
2.给出ADC0809的采样控制的程序代码及程序分析;
3.给出仿真波形并对仿真波形进行分析;
4.给出硬件测试结果
实验8、正弦信号发生器设计(见教材(第四版)p220 6-2 正弦信号发生器设计;(第五版)p194 7-2 正弦信号发生器设计)
一、实验目的:
1.学习用VerilogHDL设计波形发生器和扫频信号发生器;
2.掌握FPGA对D/A的接口和控制技术;
3.学会LPM_ROM在波形发生器设计中的实用方法。
二、实验原理和实验步骤:
图8-1 波形发生与扫频信号发生器电路结构图
1.实验原理:
如图8-1所示,完整的波形发生器由4部分组成:
首先是FPGA中的波形发生器控制电路,它通过外来控制信号和高速时钟信号,向波形数据ROM发出地址信号,输出波形的频率由发出的地址信号的速度决定;当以固定频率扫描输出地址时,模拟输出波形是固定频率,而当以周期性时变方式扫描输出地址时,则模拟输出波形为扫频信号。
波形数据ROM中存有发生器的波形数据,如正弦波或三角波数据。当接受来自FPGA 的地址信号后,将从数据线输出相应的波形数据,地址变化得越快,则输出数据的速度越快,从而使D/A输出的模拟信号的变化速度越快。波形数据ROM可以由多种方式实现,如在FPGA外面外接普通ROM;由逻辑方式在FPGA中实现;或由FPGA中的EAB模块担当,如利用LPM_ROM实现。相比之下,第1种方式的容量最大,但速度最慢;第2种方式容量最小,但速度最快;第3种方式则兼顾了两方面的因素。
D/A转换器负责将ROM输出的数据转换成模拟信号,经滤波电路后输出。输出波形的频率上限与D/A器件的转换速度有重要关系,本例采用DAC0832器件。
DAC0832是8位D/A转换器,转换周期为1μs,其引脚信号以及与FPGA目标器件典型的接口方式如模式5图所示。其参考电压与+5V工作电压相接(实用电路应接精密基准电压)。DAC0832的引脚功能简述如下:
ILE(PIN 19):数据锁存允许信号,高电平有效,系统板上已直接连在+5V上。
WR1、WR2(PIN 2、18):写信号1、2,低电平有效。
XFER(PIN 17):数据传送控制信号,低电平有效。
VREF(PIN 8):基准电压,可正可负,-10V~+10V。
RFB(PIN 9):反馈电阻端。
IOUT1/IOUT2(PIN 11、12):电流输出端。D/A转换量是以电流形式输出的,所以必须如实验结构图NO.5C所示连接方式将电流信号变为电压信号。
AGND/DGND(PIN 3、10):模拟地与数字地。在高速情况下,此二GND地的连接线必须尽可能短,且系统的单点接地点须接在此连线的某一点上。正弦波波型数据由64个点构成,此数
据经DAC0832,并经滤波器后,可在示波器上观察到光滑的正弦波(若接精密基准电压,可得到更为清晰的正弦波形)。
2.实验步骤:
(1)利用《EDA技术实用教程》p200第6.4.3介绍的方法,定制波形数据ROM,并完成mif数据文件的编辑。必要时增加波形点数,以利低频输出时,仍保持良好波形。波形数据可由其它方式自动生成),完成波形发生器和扫频信号源的设计,仿真测试及实验系统上的硬件测试。
引脚锁定:先用10芯线将图1 GW48-PK4中“7”和“14”相连,引脚锁定情况已在“7”和“14”处已标出,接上USB电源和±12V电源(左上角高压开关打开,附近led灯亮即表示打开,平时不要打开高压),时钟接50MHZ,DAC输出接示波器,下载设计。
(2)按照课本p206,图6-49所示,用原理图方法设计正弦信号发生器,硬件实现时可以通过SignalTapII观察波形。(选做)
三、思考题:如果CLK的输入频率是50MHz,ROM中一个周期的正弦波数据是128个,要求输出的正弦波频率不低于150KHz,0832是否能适应此项工作?为什么?
四、实验报告要求:(下面要求均针对波形数据放在内部ROM中的程序设计)
1.作出本项实验设计的完整电路图,详细说明其工作原理,
2.给出程序代码及程序分析;
3.给仿真波形并对其进行分析
4.详细叙述基于LPM_ROM的VerilogHDL电路设计的详细内容、仿真波形和分析测试、
实验内容。
5.详细叙述硬件实验过程和实验结果分析。
实验9、用流水线技术设计高速数字相关器(《EDA技术实用教程—VerilogHDL 版(第四版)》P246;(第五版)P238)
一、实验目的:
设计一个在数字通信系统中常见的数字相关器,并利用流水线技术提高其工作速度,对其进行仿真和硬件测试。
二、实验原理与步骤
1、实验原理:
数字相关器用于检测等长度的两个数字序列间相等的位数,实现序列间的相关运算。一位相关器即是异或门,异或的结果可以表示两个1位数据的相关程度。异或为0表示数据位相同;异或为1表示数据位不同。多位数字相关器可以由多个一位相关器构成,如N位
的数字相关器由N个异或门和N个1位相关结果统计电路构成。
2、实验步骤:
(1)根据上述原理设计一个并行4位数字相关器。
提示:利用CASE语句完成4个1位相关结果的统计,其样例程序如下:
module xiangguan(a,b,c);
input[3:0] a,b;
output[2:0] c;
reg[2:0] c;
always@(a,b)
begin
case(a^b)
4'b0:c=3'd4;
4'b0001, 4'b0010, 4'b0100, 4'b1000:c=3'd3;
4'b0011, 4'b0101, 4'b1001,4'b0110,4'b1010, 4'b1100:c=3'd2;
4'b0111, 4'b1011, 4'b1101, 4'b1110:c=3'd1;
4'b1111:c=3'd0;
default:c=3'd0;
endcase
end
endmodule
(2)利用实验步骤(1)中的4位数字相关器设计并行16位数字相关器。使用QuartusII估计最大延时,并计算可能运行频率。
(3)在实验步骤(1)的基础上,利用设计完成的4位数字相关器设计并行16位数字相关器,其结构框图见图9-1,并利用QuartusII计算运行速度。
图9-1 16位相关器结构
(4)实验步骤(3)的16位数字相关器是用3级组合逻辑实现的,在实际使用时,对其
有高速的要求,试使用流水线技术改善其运行速度。在输入、输出及每一级组合逻辑的结果处加入流水线寄存器,提高速度,可参照《EDA技术实用教程》中第11章优化和时序分析的有关内容进行设计。
注:如果使用经典时序分析,需首先在setting中设置,因为软件默认是使用TimeQuest 进行时序分析。如何使用TimeQuest进行时序分析,见相关PPt。
五、思考题:
考虑采用流水线后的运行速度与时钟clock的关系,测定输出与输入的总延迟。若输入序列是串行化的,数字相关器的结构如何设计?如何利用流水线技术提高其运行速度?
四、实验报告要求:
1、详细叙述数字相关器的设计原理;
2、详细给出各实验步骤的原理图、工作原理、程序设计、电路的仿真波形图和波形分析;
3、详细叙述硬件实验过程和实验结果分析。
实验10、循环冗余(CRC)模块设计
一、实验目的:设计一个在数字传输中常用的校验、纠错模块:循环冗余校验CRC模块,学习使用FPGA器件完成数据传输中的差错控制。
二、实验原理和实验步骤:
1、实验原理:
CRC即Cyclic Redundancy Check 循环冗余校验,是一种数字通信中的信道编码技术。经过CRC方式编码的串行发送序列码,可称为CRC码,共由两部分构成:k位有效信息数据和r位CRC校验码。其中r位CRC校验码是通过k位有效信息序列被一个事先选择的r+1位“生成多项式”相“除”后得到(r位余数即是CRC校验码),这里的除法是“模2运算”。CRC 校验码一般在有效信息发送时产生,拼接在有效信息后被发送;在接收端,CRC码用同样的生成多项式相除,除尽表示无误,弃掉r位CRC校验码,接收有效信息;反之,则表示传输出错,纠错或请求重发。
本设计完成12位信息加5位CRC校验码发送、接收,由两个模块构成,CRC校验生成模块(发送)和CRC校验检错模块(接收),采用输入、输出都为并行的CRC校验生成方式。图10-1的CRC模块端口数据说明如下:
图10-1 CRC模块
sdata:12位的待发送信息
datald:sdata的装载信号
datacrc:附加上5位CRC校验码的17位CRC码,在生成模块被发送,在接收模块被接收。clk:时钟信号
rdata:接收模块(检错模块)接收的12位有效信息数据
hsend、hrecv:生成、检错模块的握手信号,协调相互之间关系
error:误码警告信号
datafini:数据接收校验完成
采用的CRC生成多项式为X5+X4+X2+1,校验码为5位,有效信息数据为12位。
2、实验步骤:
(1)编译以上示例文件,给出仿真波形。
(2)建立一个新的设计,调入crcm模块,把其中的CRC校验生成模块和CRC校验查错模块连接在一起,协调工作。引出必要的观察信号,锁定引脚,并在EDA实验系统上的FPGA 目标器件中实现。
三、思考题
1.如果输入数据、输出CRC码都是串行的,设计该如何实现(提示:采用LFSR)。
2.在程序中需要8个时钟周期才能完成一次CRC校验,试重新设计使得在一个clk周期内完成。
四、实验报告:
1.详细叙述CRC校验的工作原理;
2.给出程序设计、程序分析;
3.给出仿真波形并分析;
4.硬件测试和详细实验过程。
实验11 数字钟
一、实验目的与要求:
1、实验目的:进一步掌握用VerilogHDL 语言编写任意进制计数器的方法,通过本次实验要充分认识到,顶层结构的设计和优化在综合设计中的重要性。
2、实验要求:利用前面实验所学知识,设计一数字钟并在GW48 实验箱上实现。具体要求如下:
1.计时可选十二进制计时和二十四进制计时;
2.可手动校时,能分别进行时、分的校正;
3.带闹钟功能,当计时计到闹铃时间时,发光二极管点亮,闹铃时间为1分,可
用按键提前终止闹铃;
4.带秒表功能;(选做)
5.带日历显示,可显示月、日等。(选做)
二、实验基本原理与功能:
基本原理:数字钟秒到分、分到时均为60进制,利用VerilogHDL编写模60的计数器,秒模块的CLK可从实验板上取得,秒模块的本身输出用来驱动显示秒的数码管,进位输出恰好是分模块的CLK。分模块的进位作为时模块的CLK。时模块为24进制。
需要调整时间时,可以用数据选择器将正常的各个模块时钟切断取而代之的是由实验箱上的按键产生的单脉冲,从而实现调整时间的功能。
闹铃时间与当前时间要共用数码管的方式显示,同样我们可以采用多位数据选择器来实现。
闹铃实现可采用比较计时模块输出与闹钟设定输出完全相等时,输出控制信号使扬声器
发声。
三、实验主要技术指标:
1、能够用数码管显示当前时间的时、分、秒。(时采用24小时制)
2、能够通过按键调整时钟的时、分。
3、能够设定闹铃时间。闹铃时间到,有声音提示。
4、闹铃时间与当前时间要共用数码管的方式显示,并能用按键来切换。
四、设计步骤:
1、根据题目要求,参考GW48使用说明书,选取适当的模式来实现。
2、依据题目要求功能,设计顶层总体结构图。
3、使用VerilogHDL 语言来实现顶层结构中各个模块的功能,并创建顶层文件可调用的图形元件,如:2
4、60进制计数器,数据选择器等模块。
4、创建顶层GDF文档,并将各模块连接。
5、根据题目要求,以及第一步所选模式,并查表,定义引脚。
6、编译并下载到目标芯片中。
7、利用实验箱验证所设计的数字钟功能。
五、实验报告要求:
1、写出实验目的及要求。
2、写出设计步骤,画出设计的顶层结构图。写出硬件测试的引脚锁定情况。
3、列出各个模块的程序清单及仿真波形并进行分析说明。
4、写出设计体会及心得。
备注:有兴趣和能力的同学可以用课本第11章介绍的方法完成一个数字钟。(《EDA技术实用教程—VerilogHDL版(第四版)》P385;(第五版没有SOPC系统开发技术))
选作实验:
实验12、用直接数字合成器(DDS)实现正弦波形发生器设计(《EDA技术实用教程—VerilogHDL版(第四版)》P222和第6.11节;(第五版)p196)
一、实验目的与要求:
1、实验目的:学习利用EDA技术、FPGA和直接数字合成器的原理设计一正弦波形发生
器。
2、实验要求:利用前面实验所学知识和DDS技术,设计一正弦波形发生器并在GW48
实验箱上实现。
具体要求如下:设计一个频率可调、相位可调的正弦波形发生器。
二、实验基本原理与功能:
DDS技术是一种把一系列数字形式的信号通过DAC转换成模拟形式的信号合成技术,目前使用最广泛的一种DDS方式是利用高速存储器作查找表,然后通过高速DAC 输出已经用数字形式存入的正弦波。
图12-1 DDS的基本原理图
图12-1是DDS的基本原理图,频率控制字和相位控制字分别控制DDS输出正(余)弦波的频率和相位。DDS系统的核心是相位累加器,它由一个累加器和一个N位相位寄存器组成。每来一个时钟脉冲,相位寄存器以步长M增加。
三、实验主要技术指标:
1、弦波输出频率范围:1kHz~10MHz;
2、具有频率设置功能,频率步进:100Hz;
3、输出信号频率稳定度:优于10-4;
4、输出电压幅度:在50Ω负载电阻上的电压峰-峰值Vopp≥1V;
5、失真度:用示波器观察时无明显失真。
四、设计步骤:
1、根据题目要求,参考GW48使用说明书,选取适当的模式来实现。
2、依据题目要求功能,设计顶层总体结构图。
3、使用VerilogHDL 语言来实现顶层结构中各个模块的功能,并创建顶层文件可调用的图形元件,如:累加器、相位寄存器、加法器、正弦查找表等模块。
4、创建顶层GDF文档,并将各模块连接。
5、根据题目要求,以及第一步所选模式,并查表,定义引脚。
6、编译并下载到目标芯片中。
7、利用实验箱验证所设计项目的各项功能。