元器件技术：3D封装的发展动态与前景_工业自动化控制_控制元件_898

元器件技术：3D封装的发展动态与前景_工业自动化控制_控制元件_898 元器件技术:3D封装的发展动态与前景_工业自动化控制_ 控制元件 1、为何要开发3D封装 迄今为止，在IC芯片领域，SoC(系统级芯片)是最高级的芯片;在IC封装领域，SiP(系统级封装)是最高级的封装。SiP涵盖SoC，SoC简化SiP。SiP有多种定义和解释，其中一说是多芯片堆叠的3D封装内系统集成(System-in-3DPackage)，在芯片的正方向上堆叠两片以上互连的裸芯片的封装，SIP是强调封装内包含了某种系统的功能。3D封装仅强调在芯片正方向上的多芯片堆叠，如今3D封装已从芯片堆叠发展占封装堆叠，扩大了3D封装的内涵。(1)手机是加速开发3D封装的主动力，手机已从低端(通话和收发短消息)向高端(可拍照、电视、广播、MP3、彩屏、和弦振声、蓝牙和游戏等)发展，并要求手机体积小，重量轻且功能多。为此，高端手机用芯片必须具有强大的内存容量。2005年要求256Mb代码存储，1Gb数据存储;2006年要求1Gb代码存储，2Gb数据存储，于是诞生了芯片堆叠的封装(SDP)，如多芯片封装(MCP)和堆叠芯片尺寸封装(SCSP)等;(2)在2D封装中需要大量长程互连，导致电路RC延迟的增加。为了提高信号传输速度，必须降低RC延迟。可用3D封装的短程垂直互连来替代2D封装的长程互连;(3)铜互连、低k介质层和CMP已成为当今CMOS技术中的一项 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 工艺。随着芯片特征尺寸步入纳米尺度，对低k介质层要求越来越高，希望采用纯低k(k,2.8)介质层。然而事与愿违，ITRS曾三次(三个节点)延期向低k介质层的切换。2003年底在Sematech联盟主办的一次研讨会上，与会者认为，为改良IC互连面进行的低k材料研究有可能接近某种实际极限，未来应更多注重改进 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 及制造低k介质层的能力，这表明实施SoC的难度。这就是开发3D封装的三条理由。从此，3D封装如雨后春笋般地蓬勃发展。 2、芯片堆叠 手机已成为高密度存储器最强、最快的增长动力，它正在取代PC成为高密度存储器的技术驱动，在2008年手机用存储器可能超过PC用存储器。用于高端手机的高密度存储器要求体积小、容量大，势必采取芯片堆叠。芯片堆叠的封装主要两种，一是MCP，二是SCSP。MCP涵盖SCSP，SCSP是MCP的延伸，SCSP的芯片尺寸比MCP有更严格的规定。通常MCP是多个存储器芯片的堆叠，而SCSP是多个存储器和逻辑器件芯片的堆叠。 2.1 芯片堆叠的优缺点 2004年3月Sematech预言，3D芯片堆叠技术将会填补现行的CMOS技术与新奇技术(如碳纳米管技术)之间的空白。芯片堆叠于1998年开始批量生产，绝大多数为双芯片堆叠，如图1所示。到2004年底ST微电子已推出堆叠9个芯片的MCP，MCP最具经济效益的是4,5个芯片的堆叠。芯片堆叠的优缺点、前景和关系如表1所示，表1给出了芯片堆叠与封装堆叠的比较。由于芯片堆叠在X 和Y的2D方向上仍保持其原来的尺寸，并在Z方向上其高度控制在1mm左右，所以很受手机厂商的青睐。芯片堆叠的主要缺点是堆叠中的某个芯片失效，整个芯片堆叠就报废。 图1 双芯片堆叠的SCSP 表1 芯片堆叠与封装堆叠的比较 2.2 芯片堆叠的关键技术 芯片堆叠的关键技术之一是圆片的减薄技术，目前一般综合采用研磨、深反应离子刻蚀法(DRIE)和化学机械抛光法(CMP)等工艺，通常减薄到小于50μm，当今可减薄至10,15μm，为确保电路的性能和芯片的可靠性，业内人士认为晶圆减薄的极限为20μM左右，表2给出对圆片减薄的要求，即对圆片翘曲和不平整度(即粗糙度)提出的具体控制指标。 表2 圆片减薄的要求 2.3 芯片堆叠的最新动态 至2005年2月底，芯片堆叠的最高水平是富士通和英特尔，富士通内存芯片堆叠8个芯片，芯片厚度25μm，芯片尺寸为8mm×12mm，芯片堆叠封装高度小于2.0mm。英特尔内存芯片堆叠6个芯片，芯片厚度50,75μm，芯片尺寸8mm×10mm/8mm×11mm，芯片堆叠封装高度小于1.0mm。2005年4月ST微电子也推出堆叠8个芯片的MCP，芯片厚度40μm，芯片间"中介层"厚度40μm，芯片堆叠封装高度为1.6mm，采用这种8个芯片堆叠的存储器，使过去1Gb存储器占用的电路板现在能容纳1GB的存储器。ST微电子还推出超薄窄节距双芯片堆叠的UFBGA，封装高度仅0.8mm，采用BGA工艺处理只有正常圆片厚度的1/4，金丝球焊高度也降至40μm。该公司通常的MCP是堆叠2,4个不同的类型的存储器芯片，如SRAM，闪存或DRAM。ST微电子于2004年推出4片堆叠的LFBGA，其高度为1.6mm，2005年将降至1.2mm，2006年再降至1.0mm。MCP内存在日本、韩国的手机、数码相机和便携式游戏机中被广泛采用。如三星电子向索尼便携式PlayStation游戏机提供容量64Mb的双片堆叠MCP，它含256MbNAND闪存和256MbDDRDRAM，还向索尼数码相机提供内存MCP，它含移动DRAM，NOR闪存，移动DRAM，oneNAND闪存，国外已推出用于3G手机的8个芯片堆叠的MCP，其尺 ×14mm×1.4mm，容量为3.2Gb，它含2片1GbNAND闪存，2片256MbNOR寸为11mm 闪存、2片256Mb移动DRAM、1片128MbUtRAM和1片64MbUtRAM。参与芯片堆叠技术的公司还有Matrix、Tezzaron和IrVineSensors等公司。至2004年底Matrix已交付100万块3D封装的一次性可编程非易失性存储器，采用0.15μm工艺和TSOP或MultiMediaCard封装，密度达64MB。Tezzaron采用0.18μm工艺推出双片堆叠的3D封装。 2.4 芯片堆叠的互连 从图1可知，芯片间的互连是采用金丝球焊的方式来完成的，这要求金丝球形成高度必须小于75μm，当多个芯片堆叠时，对金丝球焊的要求更高，即要求金丝球焊的高度更低。IMEC、Fraunhofe-Berlin和富士通等公司联合推出"聚合物中芯片"工艺，它不采用金丝球焊，而采用硅垂直互连的直接芯片/圆片堆叠，将芯片减薄后嵌入到薄膜或聚合物基中，见图2。它的关键技术是:?通孔，采用DRIE(深反应离子刻蚀)制备硅孔，如采用SF6快速刻蚀硅，在多工艺部的各向异性刻蚀过程中可使用C4F8钝化通孔侧壁;?通孔填注，在300?下用TEOSCVD淀积SiO2绝缘层，然后淀积TiN/Cu或TaN/Cu;?圆片与圆片或芯片与圆片之间精确对准，目前最好的对准精度为?1,2μm，它限制了该技术的广泛应用;?圆片与圆片键合，可采用硅熔法、聚合物键合法、直接Cu,Cu法或Cu ,Sn共晶键合法等。圆片与圆片堆叠技术适用于多芯片数的圆片;芯片与圆片堆叠技术适用于少芯片数的圆片，它要求先选出KGD，然后将KGD粘合到基板圆片上。 图2 “聚合物中芯片”技术 3、封装堆叠 尽管芯片堆叠封装在超薄的空间内集成了更多的功能，甚至某个系统功能， 但是在一些IC内由于良品率的影响和缺乏KGD，使封装IC必须进行3D配制下的预测试。为此，业界推出了在单一解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 内堆叠预测试的封装，即封装堆叠，它可作为无线应用(如手机、PDA等)的一个备选方案。封装堆叠的优缺点及前景如表1所示。封装堆叠又称封装内的封装堆叠，它有两种形式(见图3)。一 iP(Package-in-PackageStacking)，PiP是一种在BAP是P (BasicAssemblyPackage，基础装配封装)上部堆叠经过完全测试的内部堆叠模块(ISM，InsideStackedModule)，以形成单CSP解决方案的3D封装。二是PoP(Pockage-on-PackageStacking)，他是一种板安装过程中的3D封装，在其内部，经过完整测试的封装如单芯片FBGA(窄节距网格焊球阵列)或堆叠芯片FBGA被堆叠到另外一片单芯片FBGA(典型的存储器芯片)或堆叠芯片FBGA(典型的基带或模拟芯片)的上部，这样封装堆叠能堆叠来自不同供应商的混合集成电路技术的芯片，允许在堆叠之前进行预烧和检测。 图3 封装堆叠的两种形式 (a)PiP;(b)PoP 目前美国Amkor、新加坡STATSChipPAC等IC封装和测试厂商都能量产封装堆叠。如今CSP的封装堆叠已研发出多种不同形式，如图4所示。当前PCB板和封装转接板的布线限制规定为0.5mm或0.4mm，它是CSP封装的最小实用间距，所以CSP封装的焊球间距目前流行的是0.65mm和0.5mm。在封装堆叠中需采用回流焊工艺，一般底部封装模盖的厚度必须小于顶部堆叠封装焊接球支架的高度，为了获得尽可能大的支架高度，选择CSP焊球间距的65,为实际焊球的直径，见表3。在回流焊中，当焊剂掩模开口尺寸是CSP焊球间距的1/2时，支架高度经封装堆叠后的高度如表3最后一排所示。 图4 CSP封装堆叠的几种不同形式 表3 目前流引的CSP焊球间距 最近Amkor公司推出两种新型CSP封装堆叠，见图5，一是与传统塑封BGA相似，采用100μm厚的芯片和超低环氧线焊。0.5mm间距CSP使用标准的0.3mm焊球直径，假定模盖厚度为0.27mm和4个芯片堆叠，则在PCB板上安装后的总封装高度为0.8mm，在它的上面还可堆叠一个焊球直径为0.42mm、间距为0.65mm的CSP。二是在衬底中央有一个空腔，芯片放置在空腔中，使用0.2mm厚的模盖，假定两个芯片堆叠厚度为0.2mm，最后总高度为0.65mm，在它上面可堆叠一个焊球直径为0.33mm、间距为0.5mm的CSP。这两种封装的顶部表面沿着模成型区都有铜的焊盘，供顶部堆叠另一个封装，见图5的右侧。这两种CSP封装堆叠都已通过耐潮湿测试(MRT)和封装可靠性测试。 图5 两种新型的CSP封装堆叠 4、智能堆叠 2004年12月日本初创公司Zycube准备采用一种智能堆叠 (Smart-Stacking)技术创建3D电路，2005年下半年着手制造，2007年推出商用产品。这种智能堆叠技术将采用垂直通孔填埋工艺，以提高芯片间的连接数目，允许并行操作以改进性能，这种方法可避免SoC大量内部连线、减小传输延迟和降低功耗，还可把Si芯片与化合物半导体芯片融合成单个器件。基于Smart-stack技术的IC采用KGD芯片或圆片，可以是任何Si芯片或化合物半导体芯片，包括处理器、存储器、传感器、模拟IC和RF芯片都可被堆叠，通过垂直填埋内连实现电连接。 目前全球主要IC厂商、大学、研究所和初创公司都在加紧研究3D集成技术、 、恩霍夫,慕尼黑、日本ASET(超级电子技术协会)、日3D封装技术，如RPI 本东北大学、IBM、英飞凌、东芝、北卡罗纳州微电子中心、MCNC-RDI和Tezzaron等，他们着重研究圆片与圆片、芯片与圆片、芯片与芯片的堆叠、键合、通孔和互连等课题。3D封装是手机等便携式电子产品小型化和多功能化的必然产物，它将在该领域中大显身手。