8086微处理器

8086微处理器 第二章 8086微处理器 【回顾】 微型计算机及微机系统的组成、结构与工作过程～CPU的基本概念与一般结构。 本讲重点 8086微处理器的一般性能特点～内部编程结构的两大组成部分及在信息处理中的 相互协调关系～处理器状态字PSW及各个标志位～8086微机系统的存储器组织。 一、8086微处理器 1,引言 8086微处理器是Intel公司推出的第三代CPU芯片～它们的内部结构基本相同～都采用16位结构进行操作及存储器寻址～但外部性能有所差异～两种处理器都封装在相同的40脚双列直插组件,DIP,中。 2,8086微处理器的一般性能特点, , 16位的内部结构～16位双向数据信号线, , 20位地址信号线～可寻址1M字节存储单元, , 较强的指令系统, , 利用第16位的地址总线来进行I/O端口寻址～可寻址64K个I/O端口, , 中断功能强～可处理内部软件中断和外部中断～中断源可达256个, , 单一的，5V电源～单相时钟5MHz。 另外～Intel公司同期推出的Intel8088微处理器一种准16位微处理器～其内部寄存器～内部操作等均按16位处理器 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 ～与Intel8088微处理器基本上相同～不同的是其对外的数据线只有8位～目的是为了方便地与8位I/O接口芯片相兼容。 3,8086CPU的编程结构 编程结构:是指从程序员和使用者的角度看到的结构～亦可称为功能结构。 如图2,1所示是8086CPU的内部功能结构。 从功能上来看～8086CPU可分为两部分～即总线接口部件BIU,Bus Interface Unit,和执行部件EU,Execution Unit,。 (1) 执行部件,EU, 功能:负责指令的执行。 组成:包括?ALU(算术逻辑单元)、?通用寄存器组和?标志寄存器等～主要进行8位及16位的各种运算。 - 1 - 图2-1 8086/8088CPU内部功能结构图 (2) 总线接口部件,BIU, 功能:负责与存储器及I/O接口之间的数据传送操作。具体来看～完成取指令送指令队列～配合执行部件的动作～从内存单元或I/O端口取操作数～或者将操作结果送内存单元或者I/O端口。 CS、ES、SS,、?16位指令指针寄存器IP,指向下一组成:它由?段寄存器,DS、 条要取出的指令代码,、?20位地址加法器,用来产生20位地址,和?6字节,8088为4字节,指令队列缓冲器组成。 (3) 8086 BIU的特点 ?8086的指令队列分别为6/4个字节～在执行指令的同时～可从内存中取出后续的指令代码～放在指令队列中～可以提高CPU的工作效率。 ?地址加法器用来产生20位物理地址。8086可用20位地址寻址1M字节的内存空间～而CPU内部的寄存器都是16 位～因此需要由一个附加的机构来计算出20位的物理地址～这个机构就是20位的地址加法器。 例如:CS,0FE00H～IP,0400H～则表示要取指令代码的物理地址为0FE400H。 (4) BIU与EU的动作协调原则, 总线接口部件,BIU,和执行部件,EU,按以下流水线技术原则协调工作～共同完成所要求的信息处理任务: ?每当8086的指令队列中有两个空字节～或BIU就会自动把指令取到指令队列中。其取指的顺序是按指令在程序中出现的前后顺序。 ?每当EU准备执行一条指令时～它会从BIU部件的指令队列前部取出指令的代码～然后用几个时钟周期去执行指令。在执行指令的过程中～如果必须访问存储器或者I,O端口～那么EU就会请求BIU～进入总线周期～完成访问内存或者I,O端口的操作,如果此时BIU正好处于空闲状态～会立即响应EU的总线请求。如BIU正将某个指令字节取到指 - 2 - 令队列中～则BIU将首先完成这个取指令的总线周期～然后再去响应EU发出的访问总线的请求。 ?当指令队列已满～且EU又没有总线访问请求时～BIU便进入空闲状态。 ?在执行转移指令、调用指令和返回指令时～由于待执行指令的顺序发生了变化～则指令队列中已经装入的字节被自动消除～BIU会接着往指令队列装入转向的另一程序段中的指令代码。 从上述BIU与EU的动作管理原则中～不难看出～它们两者的工作是不同步的～正是这种既相互独立又相互配合的关系～使得8086可以在执行指令的同时～进行取指令代码的操作～也就是说BIU与EU是一种并行工作方式～改变了以往计算机取指令?译码?执行指令的串行工作方式～大大提高了工作效率～这正是8086获得成功的原因之一。 (5) 8086 CPU内部寄存器 8086 内部的寄存器可以分为通用寄存器和专用寄存器两大类～专用寄存器包括指针寄存器、变址寄存器等。 ?通用寄存器 8086 有4个16位的通用寄存器,AX、BX、CX、DX,～可以存放16位的操作数～也可分为8个8位的寄存器,AL、AH,BL、BH,CL、CH,DL、DH,来使用。其中AX称为累加器～BX称为基址寄存器～CX称为计数寄存器～DX称为数据寄存器～这些寄存器在具体使用上有一定的差别～如表2,1所示。 ?指针寄存器 系统中有两个16位的指针寄存器SP和BP～其中SP是堆栈指针寄存器～由它和堆栈段寄存器SS一起来确定堆栈在内存中的位臵, BP是基数指针寄存器～通常用于存放基地址。 ?变址寄存器 系统中有两个16位的变址寄存器SI和DI～其中SI是源变址寄存器～DI是目的变址寄存器～都用于指令的变址寻址方式。 ?控制寄存器 表2-1 内部寄存器主要用途 IP、标志寄存器是系统中的两个16位控制寄存寄存器 用 途 器～其中IP是指令指针寄存器～用来控制CPU的AX 字乘法，字除法，字I/O 指令执行顺序～它和代码段寄存器CS一起可以确AL 字节乘，字节除，字节I/O，十进定当前所要取的指令的内存地址。顺序执行程序时～制算术运算 CPU每取一个指令字节～IP自动加1～指向下一个AH 字节乘，字节除 要读取的字节,当IP单独改变时～会发生段内的程BX 转移 序转移,当CS和IP同时改变时～会产生段间的程CX 串操作，循环次数 序转移。 CL 变量移位，循环控制 标志寄存器的内容被称为处理器状态字PSW～DX 字节乘，字节除，间接I/O 用来存放8086 CPU在工作过程中的状态。 - 3 - ?段寄存器 系统中共有4个16位段寄存器～即代码段寄存器CS、数据段寄存器DS、堆栈段寄存器SS和附加段寄存器ES。这些段寄存器的内容与有效的地址偏移量一起～可确定内存的物理地址。通常CS划定并控制程序区～DS和ES控制数据区～SS控制堆栈区。 (6) 处理器状态字PSW 8086 内部标志寄存器的内容～又称为处理器状态字PSW。其中共有9个标志位～可分成两类:一类为状态标志～一类为控制标志。其中状态标志表示前一步操作,如加、减等,执行以后～ALU所处的状态～后续操作可以根据这些状态标志进行判断～实现转移,控制标志则可以通过指令人为设臵～用以对某一种特定的功能起控制作用,如中断屏蔽等,～反映了人们对微机系统工作方式的可控制性。 图2,2 标志寄存器 PSW中各标志位的安排如图2,2所示～这些标志位的含义如下: ?状态标志:6个 , CF—进位标志位～做加法时最高位出现进位或做减法时最高位出现借位～该位臵1～反 之为0。 , PF—奇偶标志位～当运算结果的低8位中l的个数为偶数时～则该位臵1～反之为0。 , AF—半进位标志位～做字节加法时～当低四位有向高四位的进位～或在做减法时～低 四位有向高四位的借位时～该标志位就臵1。通常用于对BCD算术运算结果的 调整。,例:1101 1000+1010 1110=1 1000 0110其中AF,1～CF,1, , ZF—零标志位～运算结果为0时～该标志位臵1～否则清0。 , SF—符号标志位～当运算结果的最高位为1～该标志位臵1～否则清0。即与运算结果 的最高位相同。 , OF—溢出标志位～OF溢出的判断方法如下: 加法运算, 若两个加数的最高位为0～而和的最高位为1～则产生上溢出, 若两个加数的最高位为1～而和的最高位为0～则产生下溢出, 两个加数的最高位不相同时～不可能产生溢出。 减法运算, 若被减数的最高位为0～减数的最高位为1～而差的最高位为1～则产生上溢出, 若被减数的最高位为1～减数的最高位为0～而差的最高位为0～则产生下溢出, 被减数及减数的最高位相同时～不可能产生溢出。 如果所进行的运算是带符号数的运算～则溢出标志恰好能够反映运算结果是否超出了8位或16位带符号数所能表达的范围～即字节运算大于十127或小于,128时～字运算大于十32767或小于,32768时～该位臵1～反之为0。 - 4 - 【例1】 0101 0100 0011 1001 ， 0100 0101 0110 1010 1001 1001 1010 0011 CF,0、AF,1、PF,1、ZF,0、SF,1、OF,1,两正数相加结果为负, 一般来讲～不是每次运算后所有的标志都改变～只是在某些操作之后～才对其中某个标志进行检查。 ?控制标志:3个 , TF—陷阱标志位(单步标志位、跟踪标志)。当该位臵1时～将使8086/8088进入单步工 作方式～通常用于程序的调试。 , IF—中断允许标志位～若该位臵1～则处理器可以响应可屏蔽中断～否则就不能响应可 屏蔽中断。 , DF—方向标志位～若该位臵1～则串操作指令的地址修改为自动减量方向～反之～为自 动增量方向。 二、存储器组织 1. 存储容量 208086有20根地址总线～因此～它可以直接寻址的存储器单元数为2=1Mbyte 2. 物理地址 8086可直接寻址1Mbyte的存储空间～其地址区域为00000H—FFFFFH～与存储单元一一对应的20位地址～我们称之为存储单元的物理地址。 3. 存储器的分段及段地址 由于CPU内部的寄存器都是16位的～为了能够提供20位的物理地址～系统中采用了存储器分段的方法。规定存储器的一个段为64KB～由段寄存器来确定存储单元的段地址～由指令提供该单元相对于相应段起始地址的16位偏移量。 这样～系统的整个存储空间可分为16个互不重叠的逻辑段～如图2-3所示。 存储器的每个段的容量为64KB～并允许在整个存储空间内浮动～即段与段之间可以部分重叠、完全重叠、连续排列～非常灵活～如图2-4所示。 图2-3 存储空间段结构 图2-4 分段逻辑结构 - 5 - 4. 偏移地址 偏移地址是某存储单元相对其所在段起始位臵的偏移字节数～或简称偏移量。它是一个16位的地址～根据指令的不同～它可以来自于CPU中不同的16位寄存器,IP、SP、BP、SI、DI、BX等,。 5. 物理地址的形成 物理地址是由段地址与偏移地址共同决定的～段地址来自于段寄存器,CS、DS、ES、SS,～是十六位地址～由段地址及偏移地址计算物理地址的表达式如下: 物理地址=段地址×16+偏移地址 例如:系统启动后～指令的物理地址由CS的内容与IP的内容共同决定～由于系统启动的CS=0FFFFH～IP=0000H～所以初始指令的物理地址为0FFFF0H～我们可以在0FFFF0H单元开始的几个单元中～固化一条无条件转移指令的代码～即转移到系统初始化程序部分。 6. 存储器分段组织带来存储器管理的新特点 首先～在程序代码量、数据量不是太大的情况下～可使它们处于同一段内～即使它们在64Kbyte的范围内～这样可以减少指令的长度～提高指令运行的速度, 其次～内存分段为程序的浮动分配创造了条件, 第三～物理地址与形式地址并不是一一对应的～举例:6832H:1280H～物理地址为695A0H。 第四～各个分段之间可以重叠 7. 特殊的内存区域 8088/8086系统中～有些内存区域的作用是固定的～用户不能随便使用～如:中断矢量区:00000H—003FFH共1K字节～用以存放256种中断类型的 中断矢量～每个中断矢量占用4个字节～共256×4=1024=1K 显示缓冲区:B0000H—B0F9FH约4000,25×80×2,字节～是单色显示器 的显示缓冲区～存放文本方式下～所显示字符的ASCII码及属性码,B8000H—BBF3FH约16K字节～是彩色显示器的显示缓冲区～存放图形方式下～屏幕显示象素的代码。 启动区:FFFF0H—FFFFFH共16个单元～用以存放一条无条件转移指令的代码～转移到系统的初始化部分。 习题与思考 1(8086/8088 CPU由哪两部分组成,它们的主要功能各是什么,它们之间是如何协调工作的, 2(8086/8088 CPU中有哪些寄存器,各有什么用途,标志寄存器F有哪些标志位,各在什么情况下臵位, 3(8086/8088系统中储存器的逻辑地址和物理地址之间有什么关系,表示的范围各为多少, 4(已知当前数据段位于储存器的A1000H到B0FFFH范围内～问DS=, 5(某程序数据段中存有两个数据字1234H和5A6BH～若已知DS=5AA0H～它们的偏移地址分别为245AH和3245H～试画出它们在储存器中的存放情况。 - 6 - 2.2 8086微处理器 【回顾】 8086微型计算机的组成、结构及微机系统的工作过程～微机系统的存储器组织及相关概念。 【本讲重点】 8086CPU的两种工作模式～8086 CPU的外部结构～即引脚信号及其功能。 1,8086CPU的两种工作模式 为了适应各种使用场合～在设计8086CPU芯片时～就考虑了其应能够使它工作在两种模式下～即最小模式与最大模式。 所谓最小模式～就是系统中只有一个8086微处理器～在这种情况下～所有的总线控制信号～都是直接由8086CPU产生的～系统中的总线控制逻辑电路被减到最少～该模式适用于规模较小的微机应用系统。 最大模式是相对于最小模式而言的～最大模式用在中、大规模的微机应用系统中～在 ～其中一个为主处理器～即8086/8086CPU～其最大模式下～系统中至少包含两个微处理器 它的微处理器称之为协处理器～它们是协助主处理器工作的。 与8086CPU配合工作的协处理器有两类～一类是数值协处理器8087另一类是输入/输出协处理器8089。 8087是一种专用于数值运算的协处理器～它能实现多种类型的数值运算～如高精度的整型和浮点型数值运算～超越函数,三角函数、对数函数,的计算等～这些运算若用软件的方法来实现～将耗费大量的机器时间。换句话说～引入了8087协处理器～就是把软件功能硬件化～可以大大提高主处理器的运行速度。 8089协处理器～在原理上有点象带有两个DMA通道的处理器～它有一套专门用于输入/输出操作的指令系统～但是8089又和DMA控制器不同～它可以直接为输入/输出设备服务～使主处理器不再承担这类工作。所以～在系统中增加8089协处理器之后～会明显提高主处理器的效率～尤其是在输入/输出操作比较频繁的系统中。 2,8086 CPU的引脚信号和功能 (1).引言 如图2-5所示～是8088CPU的外部结构～即引脚信号图～注意:在不同的工作模式下～其中一部分引脚的名称功能可能不一致。 8088/8086CPU芯片都是双列直插式集成电路芯片～都有40个引脚～其中32个引脚在两种工作模式下的名称和功能是相同的～还有8个引脚在不同的工作模式下～具有不同的名称和功能。下面～我们分别来介绍这些引脚的输入/输出信号及其功能。 - 7 - 图2-5 8086/8088CPU引脚功能 (2).两种模式下，名称和功能相同的32个引脚 ? VCC、GND:电源、接地引脚(3),8088/8086CPU采用单一的+5V电源～但有两个接 地引脚。 ? AD—AD,Address Data Bus,:地址/数据复用信号输入/输出引脚(16),分时输出 150 低16位地址信号及进行数据信号的输入/输出。 ? A/s—A/s,Address Status Bus,:地址/状态复用信号输出引脚(4),分时输出地址196153 的高4位及状态信息～其中s为0用以指示8086/8088CPU当前与总线连通,s为165 表明8086/8088CPU可以响应可屏蔽中断,s、s共有四个组态～用以指明当前使用43 的段寄存器～00—ES～01—SS～10—CS～11—DS。 ? NMI(Non-Maskable Interrupt)、INTR,Interrupt Request,:中断请求信号输入引脚(2)～引入中断源向CPU提出的中断请求信号～高电平有效～前者为非屏蔽中断请求～后者为可屏蔽中断请求信号。 RD? ,Read,:读控制输出信号引脚(1)～低电平有效～用以指明要执行一个对内存单元或I/O端口的读操作～具体是读内存单元～还是读I/O端口～取决于控制信号。 M/IO ? CLK/(Clock,:时钟信号输入引脚(1)～时钟信号的方波信号～占空比约为33%～即1/3周期为高电平～2/3周期为底电平～8088/8088的时钟频率,又称为主频,为4.77MHz～即从该引脚输入的时钟信号的频率为4.77MHz。 ? Reset(Reset):复位信号输入引脚(1)～高电平有效。8088/8086CPU要求复位信号至少维持4个时钟周期才能起到复位的效果～复位信号输入之后～CPU结束当前操作～并对处理器的标志寄存器、IP、DS、SS、ES寄存器及指令队列进行清零操作～而将CS设臵为0FFFFH。 ? READY,Ready,:“准备好”状态信号输入引脚(1)～高电平有效～“Ready”输入引脚接收来自于内存单元或I/O端口向CPU发来的“准备好”状态信号～表明内存单元或I/O端口已经准备好进行读写操作。该信号是协调CPU与内存单元或I/O端口之间进行信息传 - 8 - 送的联络信号。 ? (Test):测试信号输入引脚(1)～低电平有效,TEST信号与WAIT指令结合起来使TEST 用～CPU执行WAIT指令后～处于等待状态～当TEST引脚输入低电平时～系统脱离等待状态～继续执行被暂停执行的指令。 ?MN/MX,Minimum/Maximum Model Control,最小/最大模式设臵信号输入引脚(1)～该输入引脚电平的高、低决定了CPU工作在最小模式还是最大模式～当该引脚接+5V时～CPU工作于最小模式下～当该引脚接地时～CPU工作于最大模式下。 BHE?/S,Bus High Enable/Status,:高8位数据允许/状态复用信号输出引脚(1)～输出。7 BHE分时输出有效信号～表示高8为数据线D—D上的数据有效和S状态信号但S未～1587 7定义任何实际意义。 BHE利用信号和AD信号～可知系统当前的操作类型～具体规定见表2-2所示。 0 表2-2 和A0的代码组合和对应的操作 BHE BHEA0 操作 所用数据引脚 0 0 AD ~ AD 从偶地址单元开始读/写一个字 150 0 1 AD ~ AD 从奇地址单元或端口读/写一个字节 158 1 0 AD ~ AD 从偶地址单元或端口读/写一个字节 70 1 1 -- 无效 0 1 ~ AD AD从奇地址开始读/写一个字(在第一个总线周期将低8位数据送1501 0 到AD ~AD，下一个周期将高8位数据送到AD ~AD ) 15870 DT/RM/IOSS在8088系统中～该引脚为～用来与、一起决定8088芯片当前总线0 周期的读写操作～如下表所示。 M/IODT/RSS 性能 0 1 0 0 中断响应 1 0 1 读I/O端口 1 1 0 写I/O端口 1 1 1 暂停,Halt, 0 0 0 取指令操作码 0 0 1 读存储器 0 1 0 写存储器 0 1 1 无源 (3).最小模式下的24--31引脚 MN/MX当8088/8086CPU的引脚固定接+5V时～CPU处于最小模式下～这时候剩余的24—31共8个引脚的名称及功能如下: ? ,Interrupt Acknowledge,中断响应信号输出引脚(1) INTA 低电平有效～该引脚是CPU响应中断请求后～向中断源发出的认可信号～用以通知中断源～以便提供中断类型码～该信号为两个连续的负脉冲。 ? ALE,Address Lock Enable,:地址锁存允许输出信号引脚(1) 高电平有效～CPU通过该引脚向地址锁存器8282/8283发出地址锁存允许信号～把当 - 9 - 前地址/数据复用总线上输出的是地址信息～锁存到地址锁存器8282/8283中去。注意:ALE信号不能被浮空。 ?,Data Enable,:数据允许输出信号引脚 DEN 低电平有效～为总线收发器8286提供一个控制信号～表示CPU当前准备发送或接收一项数据。 ?,Data Transmit/Receive,:数据收发控制信号输出引脚(1) DT/R CPU通过该引脚发出控制数据传送方向的控制信号～在使用8286/8287作为数据总线收发器时～信号用以控制数据传送的方向～当该信号为高电平时～表示数据由CPUDT/R 经总线收发器8286/8287输出～否则～数据传送方向相反。 ?,Memory/Input &Output,: 存储器/I/O端口选择信号输出引脚(1) IO/M 这是CPU区分进行存储器访问还是I/O访问的输出控制信号。当该引脚输出高电平 时～表明CPU要进行I/O端口的读写操作～低位地址总线上出现的是I/O端口的地址,当该引脚输出低电平时～表明CPU要进行存储器的读写操作～地址总线上出现的是访问存储器的地址。 ?(Write): 写控制信号输出引脚(1) WR 低电平有效～与配合实现对存储单元、I/O端口所进行的写操作控制。 IO/M ?HOLD(Hold Request): 总线保持请求信号输入引脚(1) 高电平有效。这是系统中的其它总线部件向CPU发来的总线请求信号输入引脚。 ?HLDA,Hold Acknowledge,:总线保持响应信号输出引脚 高电平有效～表示CPU认可其他总线部件提出的总线占用请求～准备让出总线控制权。 (4).最大模式下的24--31引脚 MN/MX当8088/8086CPU的引脚固定接地时～CPU处于最大模式下～这时 候剩余的24—31共8个引脚的名称及功能如下: ? QS、QS,Instruction Queue Status,:指令队列状态信号输出引脚(2) 10 这两个信号的组合给出了前一个T状态中指令队列的状态～以便于外部8088/8086CPU内部指令队列的动作跟踪～如下表所示: 性 能 QSQS01 0 0 无操作 0 1 从指令队列的第一个字节取走代码 1 0 队列为空 1 1 除第一个字节外，还取走了后续字节中的代码 S?、、:总线周期状态信号输出引脚(3) SS021 低电平的信号输出端～这些信号组合起来～可以指出当前总线周期中～所进行数据传输过程的类型～总线控制器8288利用这些信号来产生对存储单元、I/O端口的控制信号。 S、、与具体物理过程之间的对应关系～如表2-2所示。 SS021 - 10 - 表2-2 ~的状态编码 S0S2这里对无源状态,在的最小模式中也存在～见P19,作一 性能 S0S1S2说明:从表1-6中可以看出～每一种的组合都对应一个SSS0211 0 0 中断响应 1 0 1 读I/O端口 具体的总线操作～除111外～其余都称为有源状态。也就是说～1 1 0 写I/O端口 在有源状态,对应前一个总线周期的和本总线周期的和TTT1 1 1 暂停 142 0 0 0 取指 状态,中～S至少有一个信号为0～当SSS,111时,对SS0210210 0 1 读存储器 0 1 0 写存储器 应总线周期的和且READY,1,～也就是一个总线操作即TT3w0 1 1 无作用 将结束～另一个总线周期还未开始时～称为无源状态～很显然～ 这时S中任一信号的改变～都意味着一个新的总线周期的开始。 SS021 ? (Lock):总线封锁输出信号引脚(1) LOCK 低电平有效～当该引脚输出低电平时～系统中其它总线部件就不能占用系统总线。 信号是由指令前缀LOCK产生的～在LOCK前缀后面的一条指令执行完毕之后～LOCK 便撤消信号。此外～在8088/8086的2个中断响应脉冲之间～信号也自动变LOCKLOCK为有效的低电平～以防止其它总线部件在中断响应过程中～占有总线而使一个完整的中断响应过程被中断。 RQ/GT?、(Request/Grant):总线请求信号输入/总线允许信号输出引脚(2) RQ/GT01 这两个信号端可供CPU以外的两个处理器～用来发出使用总线的请求信号和接收CPU对总线请求信号的应答。这两个引脚都是双向的～请求与应答信号在同一引脚上分时传输～ RQ/GT方向相反。其中比的优先级高。 RQ/GT01 (5).相关问题的说明 ? 8088/8086的数据线与地址线、状态线是分时复用的～即在某一时刻～总线上出现的是输出地址信息～在另一时刻～总线上是所需读、写的数据信息～或状态信息。 ? 除了个别引脚外～8088/8086的控制信号引脚的定义是一致的～有差别的是～8088的第 IO/M18脚为～8086为～主要是为了使前者能与8位微处理器8080/8085 相兼容IO/M 的缘故。 BHE8086为/S～这是因为8086 有16根数据线～可以用高、低8位总线分别进行一7 BHE个字节的传送～也可以同时进行两个字节的传送～ 正是为了指明这几类操作而设臵的～ BHE而8088的数据线只有8根～就不存在这一要求～因此就不需要引脚了。 ?Reset引脚是复位信号输入端～系统启动、或在系统运行过程中～CPU在接收到Reset信号后～会使系统复位。复位后～CPU处于如下状态: CPU的标志寄存器、指令指针寄存器IP、段寄存器DS、ES、SS和指令队列均被清零～ 码段寄存器CS被臵为FFFFH～CPU将从0FFFF0H处开始执行指令。 ?CPU与内存、I/O端口之间在时间上的匹配主要靠“READY”信号。 RDIO/M?信号与,或,配合使用～指明从内存或者I/O端口读信息 IO/M ?高4位地址线与状态线分时复用～在T状态～输出地址信息～在其余状态～输出状态信1 息。 (6).8086 CPU的引脚分类 - 11 - 8086 CPU的40个引脚可以分成下列几大类: ,1,数据/地址复用线、地址线、地址/状态复用线――AD~AD 、AD~AD、,07815 A~A/S~S, 161936 ,2,常规信号—GND,2个,、 V、CLK,cc RD,3,常用信号—ALE、, M/IOWR、、 INMI、NTR、 INTA,4,中断—, MN/MX,5,、READY、RESET, ,6,HOLD、HLDA, BHE/SSS,8086,,8088,、 DENDT/RTEST70,7,、、。 3,两种模式下系统的典型配置 我们除了要了解CPU的内、外部结构之外～ 还要进一步了解各模式下～系统的典型配臵情 况～即除了CPU之外～还需要哪些芯片来构成 来一个最基本的应用系统。 (1)最小模式 如图2-5所示～是8088/8086在最小模式 下的典型配臵～它具有 以下几个方面的特点。 MN/MX?端接+5V～决定了CPU的工作模式 ?有一片8284A～作为时钟信号发生器 ?有一片8282或74LS273～用来作为地址信号 的锁存器 ? 当系统中所连的存储器和外设端口较多 时～需要增加数据总线的驱动能力～这时～ 需用2片8286/8287作为总线收发器。 图2-5 最小模式下的系统典型配置 (2)最大模式 如图2-6所示～是8088/8086在最大模式下的典型配臵～ 可以看出～最大模式和最小模式在配臵上的主要差别在于在最大模式下～要用8288总线控制器来对CPU发出的控制信号进行变换和组合～以得到对存储器或I/O 端口的读/写信号和对锁存器8282及总线收发器8286的控制信号。 最大模式系统中～需要用总线控制器来变换与组合控制信号的原因在于:在最大模式的系统中～一般包含2个或多个处理器～这样就要解决主处理器和协处理器之间的协调工作～和对系统总线的共享控制问题～8288总线控制器就起了这个作用。 在最大模式的系统中～一般还有中断优先级管理部件。8259A用以对多个中断源进行 - 12 - 中断优先级的管理～但如果中断源不多～也可以不用中断优先级管理部件。 图2-6 最大模式下的系统典型配置 习题与思考 1(8086/8088系统中为什么一定要有地址锁存器,需要锁存哪些信息, 2(若8086CPU工作于最小模式～试指出当CPU完成将AH的内容送到物理地址为91001H的存储 RDRBHE单元操作时～以下哪些信号应为低电平:M/IO、、WR、/S7、DT/。若CPU完成的是将物理地址91000H单元的内容送到AL中～则上述哪些信号应为低电平。 3(什么是引脚的分时复用,请说出8086/8088CPU有哪些引脚是分时复用引脚,其要解决的问题是什么, 4(试说明8086/8088工作在最大和最小模式下系统基本配臵的差异。 2.3 典型时序分析 回顾:8086 CPU的内、外部结构～两种工作模式～微型计算机系统的工作过程。 本讲重点 与微机系统工作过程定时相关的三种周期～时序的基本概念～研究时序的意义～ 两种工作模式下的典型时间序列分析。 一、相关的基本概念 1. 什么是时序 时序是计算机操作运行的时间顺序。 - 13 - 2. 为什么要研究时序 (1) 可以进一步了解在微机系统的工作过程中～CPU各引脚上信号之间的相对时间关系。 由于微处理器内部电路、部件的工作情况～用户是看不到的～通过检测CPU引脚信 号线上～各信号之间的相对时间关系～是判断系统工作是否正常的一种重要途径, (2) 可以深入了解指令的执行过程, (3) 可以使我们在程序设计时～选择合适的指令或指令序列～以尽量缩短程序代码的长度 及程序的运行时间。因为对于实现相同的功能～可以采用不同的指令或指令序列～而 这些指令或指令序列的字节数及执行时间有可能不相同的。 (4) 对于学习各功能部件与系统总线的连接及硬件系统的调试～都十分有意义～因为CPU 与存储器、I/O端口协调工作时～存在一个时序上的配合问题。 (5) 才能更好地处理微机用于过程控制及解决实时控制的题 3. 指令周期、总线周期及时钟周期 微机系统的工作～必须严格按照一定的时间关系来进行～CPU定时所用的周期有三种～即指令周期、总线周期和时钟周期。 (1).指令周期 一条指令从其代码被从内存单元中取出到其所规定的操作执行完毕～所用的时间～称 由于指令的类型、功能不同～因此～不同指令所要完成的操作也为相应指令的指令周期。 不同～相应地～其所需的时间也不相同。也就是说～指令周期的长度因指令的不同而不同。 (2).总线周期 我们把CPU通过总线与内存或I/O端口之间～进行一个字节数据交换所进行的操作～称为一次总线操作～相应于某个总线操作的时间即为总线周期。虽然～每条指令的功能不同～所需要进行的操作也不同～指令周期的长度也必不相同。但是～我们可以对不同指令所需进行的操作进行分解～它们又都是由一些基本的操作组合而成的。如存储器的读/写操作、I/O端口的读/写操作、中断响应等～这些基本的操作都要通过系统总线实现对内存或I/O端口的访问的。不同的指令所要完成的操作～是由一系列的总线操作组合而成的～而线操作的数量及排列顺序因指令的不同而不同。 8088的总线操作～就是8088CPU利用总线,AB、DB、CB,与内存及I/O端口进行信息交换的过程～与这些过程相对应的总线上的信号变化的相对时间关系～就是相应总线操作的时序。 (3).时钟周期 时钟周期是微机系统工作的最小时间单元～它取决于系统的主频率～系统完成任何操作所需要的时间～均是时钟周期的整数倍。时钟周期又称为T状态。 时钟周期是基本定时脉冲的两个沿之间的时间间隔～而基本定时脉冲是由外部振荡器产生的～通过CPU的CLK输入端输入～基本定时脉冲的频率～我们称之为系统的主频率。例如8088CPU的主频率是5MHz～其时钟周期为200ns。 T~T14一个基本的总线周期由4个T状态组成～我们分别称为4个状态～在每个T状 - 14 - 态下～CPU完成不同的动作。 4. 8086/8088微机系统的主要操作 8086/8088微机系统～能够完成的操作有下列几种主要类型: , 系统的复位与启动操作, , 暂停操作, , 总线操作,,I/O读、I/O写、存贮器读、存贮器写, , 中断操作, , 最小模式下的总线保持, , 最大模式下的总线请求/允许。 二、 典型的8088时序分析 1,引言 指令所执行的操作～可以分为内部操作和外部操作。不同的指令其内、外部操作是不相同的～但这些操作可以分解为一个个总线操作。即总线操作的不同组合～就构成了不同指令的不同操作～而总线操作的类型是有限的～我们如果能够明确不同种类总线操作的时序关系～且可以根据不同指令的功能～把它们分解为不同总线操作的组合～那么～任何指令的时序关系～我们就都可以知道了。 2,最小模式下的典型时序 CPU为了与存贮器或I/O端口进行一个字节的数据交换～需要执行一次总线操作～按数据传输的方向来分～可将总线操作分为读操作和写操作两种类型, 按照读/写的不同对象～总线操作又可分为存贮器读/写与I/O读/写操作～下面我们就最小模式下的总线读/写操作时序～来进行具体分析。 (1). 最小模式下的总线读操作时序 时序如图图1,15,P21,所示～一个最基本的读周期包含有4个状态～即、、、TTT312，必要时可插入1个或几个。 TTw4 , 状态 T1 ?有效～用来指出本次读周期是存贮器读还是I/O读～它一直保持到有效。 TM/IO4?地址线信号有效～高4位通过地址/状态线送出～低16位通过地址/数据线送出～用来 指出操作对象的地址～即存贮器单元地址或I/O端口地址。 ?ALE有效～在最小模式的系统配臵中我们讲过～地址信号通过地址锁存器8282锁存～ ALE即为8282的锁存信号～下降沿有效。 BHE?,对8088无用,有效～用来表示高8位数据总线上的信息有效～现在通过A~A158 BHE传送的是有效地址信息～常作为奇地址存贮体的选通信号～因为奇地址存贮体中 的信息总是通过高8位数据线来传输～而偶地址体的选通则用。 A0 ?当系统中配有总线驱动器时～使变低～用来表示本周期为读周期～并通知总TDT/R1 接收线驱动器接收数据,, DT/R,,,,T - 15 - , 状态 T2 ?高四位地址/状态线送出状态信息～。 S~S36 ?低16位地址/数据线浮空～为下面传送数据准备。 ?BHE/S引脚成为,无定义,。 S77 RD?有效～表示要对存贮器/I/O端口进行读。 接收?有效～使得总线收发器,驱动器,可以传输数据,,。 DENDEN,,,,OE, 状态 T3 从存贮器/I/O端口读出的数据送上数据总线,通过,。 A~A150, 状态 Tw 若存贮器或外设速度较慢～不能及时送上数据的话～则通过READY线通知CPU～CPU 在的前沿,即结束末的下降沿,检测READY～若发现READY,0～则在结束后自TTT332 动插入1个或几个～并在每个的前沿处检测READY～等到READY变高后～则自动TTww 脱离进入。 TTw4 , 状态 T4 在与,或,的交界处,下降沿,～采集数据～使各控制及状态线进入无效。 TTT3w4 (2). 最小模式下的总线写操作时序 时序如图2,7所示～最基本的总线写周期也包括四个状态必要时插入。 T~TTw14 图2,7 总线写周期时序 - 16 - , 状态 T1 基本上同读周期～只有此时为高不是低。 DT/R , 状态 T2 与读周期有两点不同: RD?变成, WR ?不是浮空～而是发出要写入存贮器/I/O端口的数据。 A~A150 , 状态 T3 , 状态 Tw , 状态 T4 、、三个状态同读周期。 TTT3w4 已完成CPU?存贮器/I/O端口的数据传送～使数据线上的数据无效～同时～使各控制与状态信号无效。 (3).中断响应周期(对可屏蔽中断) 波形图如图2,8所示，由两个连续的总线周期所组成。 图2,8 中断响应周期时序 说明: ?要求INTR信号是一个高电平信号～并且维持两个T～因为CPU在一条指令的最后一个T采样INTR～进入中断响应后～它在第一个周期的仍需采样INTR。 T1 S?在最小模式下～中断应答信号来自8086的引脚～而在最大模式时～则是通过、、SINTA01 的组合由总线控制器产生。 S2 ?第一个总线周期通过用来通知外设～CPU准备响应中断～第二个总线周期通过INTAINTA通知外设送中断类型码～该类型码通过数据总线的低8位传送～来自中断源。CPU据此转入中断服务子程序。 BHE/S?在中断响应期间～为低～数据/地址线浮空～数据/状态线浮空。在两个中M/IO7 断响应周期之间可安排2，3个空闲周期,8086,或没有,8088,。 (4). 系统的复位和启动操作,对最大小模式都一样, 8086/8088的复位和启动操作～是通过RESET引脚上的触发信号来执行的～当RESET引脚上有高电平时～CPU就结束当前操作～进入初始化,复位,过程～包括把各内部寄存器,除CS,清0～标志寄存器清0～指令队列清0～将FFFFH送CS。重新启动后～系统从FFFF0H开始执行指令。重新启动的动作是当RESET从高到低跳变时触发CPU内部的一个 - 17 - 复位逻辑电路～经过7个T状态～CPU即自动启动。 要注意的是～由于在复位操作时～标志寄存器被清0～因此其中的中断标志IF也被清0～这样就阻止了所有的可屏蔽中断请求～都不能响应～即复位以后～若需要必需用开中断指令来重新设臵IF标志。 复位操作的时序图如图2,9所示～表2,3给出了复位后寄存器的状态。 图2,9 系统复位时序 表2-3 复位后寄存器的状态 寄存器 状态 寄存器 状态 寄存器 状态 0000H IP 0000H CS 0FFFFH F(PSW) DS 0000H SS 0000H ES 0000H IF 指令队列 空 0(禁止) (5). 总线占用周期 当系统中有其它总线主设备有总线请求时～向CPU发总线请求信号HOLD～HOLD信号可以与时钟信号异步～则在下一个时钟的上升沿同步HOLD信号。 CPU收到HOLD信号后～在当前总线周期的T或下一个总线周期的T的后沿～输出41保持响应信号HLDA～从下一个时钟周期开始CPU出让总线控制权～进入总线占用周期,DMA传送结束～掌握总线控制权的总线主设备使HOLD信号变低～并在接着的下降沿使HLDA信号变为无效～系统退出总线占用周期。 (6). 总线空操作 前面我们曾讲过～只有在CPU与存贮器或I/O端口之间传送数据时～CPU才执行相应的总线操作～而当它们之间不传送数据时～则进入总线空闲周期～而总线空闲周期即对应总线空操作。 在总线空闲周期内～CPU的各种信号线上的状态维持不变。要注意的是～总线空操作并不意味着CPU不工作～只是总线接口部件BIU不工作～而总线执行部件EU仍在工作～如进行计算、译码、传送数据等。实质上总线空操作期间～是BIU对EU的一种等待。 3,最大模式下的典型时序 (1). 最大模式下的总线读周期 时序图如图2,10 所示～与最小模式下的读周期相比～不同的就是读信号考虑加入总 RDS线控制器后～它可以由、、状态信号来产生和～这两个信号与原SSMRDCIORC021 相比～不仅明确指出了操作对象～而且信号的交流特性也好～所以我们下面就考虑用它们 RDRD不用～若用信号的话～则最大模式与最小模式相同。 - 18 - 图2,10 最大模式存储器读周期时序 , 状态 T1 基本同最小模式～不同的是ALE、是由总线控制器发出的。 DT/R , 状态 T2 RD不同的是此时变成或～送到存贮器或I/O端口。 MRDCIORC , 状态 T3 S数据已读出送上数据总线～这时、、,111进入无源状态。 SS021 若数据没能及时读出～则同最小模式一样自动插入。 Tw, 状态 T4 S数据消失～状态信号进入高阻～、、根据下一个总线周期的类型进行变化。 SS021 (2). 最大模式下的总线写周期 1 所示(P23)～与上述最大模式下的总线读周期相比～就是 时序图如图1,2和MRDC 成为和～另外还有一组或,比和提前IORCMWTCIOWCAMWCAIOWCMWTCIOWC 一个T有效,～这时,,或,,取代最小模式下的。 WRMWTCAMWCIOWCAIOWC 图2,11 最大模式存储器写周期时序 , 状态 T1 同读周期。 , 状态 T2 或有效～要写入的数据送上DB～有效。 DENAMWCAIOWC , 状态 T3 S或有效～比等慢一个T～、、进入无源状态。若需要的SSMWTCIOWCAMWC021 - 19 - 话～自动插入。 Tw , 状态 T4 等被撤消～、、S根据下一总线周期的性质变化～失效～从而停止SSDENAMWC021 总线收发器的工作～其它引脚高阻。 (3). I/O读/写周期 I/O读写周期的时序如图2-12 所示～与存储器读/写周期的时序基本相同。不同之处在 于: ?一般I/O接口的工作速度较慢～因而需插入等待周期T。 w ?T期间只发出16位地址信号～A为0。 119~16 ?8288发出的读/写命令为/。 IORCAIOWC 图2,12 最大模式I/O读写周期时序 【习题与思考】 1( 什么是指令周期,什么是总线周期,什么是时钟周期,它们之间的关系如何, 2( 什么是时序,为什么要讨论时序, 3( 8086/8088 CPU读/写总线周期各包含多少个时钟周期,什么情况下需要插入Tw周期,应插入 多少个Tw取决于什么因素, 4( 试简述8086/8088系统最小模式时从储存器读数据时的时序过程。 - 20 - 【第二章习题与思考】 1. 8086向奇地址存储单元送一个字节数据时, 须执行一个总线周期, 为, ,～ 在第一个T状态中～ ALE为,___,, A为,___,,在第三个T状态～为, ,～为, ,。 0 2. 设当前的SP=2000H～执行PUSH AX指令后～SP=, ,H～若改为执行IRET指令后～则SP=, ,H。 3. 8086向偶地址存储单元0送一个字节数据时, 须执行一个总线周期, 在第一个T状态中, ALE为,___,, A0为,___,,WR为, ,。 4.根据8086CPU数据总线的宽度～其可表示的无符号数的范围是,___, 。 5. 微型计算机主要由那几部分组成?各部分的功能如何? 6. 说明总线接口部件的作用。 7. 8086CPU读/写总线周期各包含多少个时钟周期,什么情况下需要插入Tw周期,应插入多少个Tw取决于什么因素, 8. 8086CPU复位后,各寄存器的状态如何?复位后,执行的第一条指令的地址是多少? 9. 简述8086最小模式系统与最大模式系统之间的主要区别。 10. 8086CPU由哪两部分组成,它们的主要功能各是什么,它们之间是如何协调工作的, 11(8086CPU中有哪些寄存器,各有什么用途,标志寄存器PSW有哪些标志位,各在什么情况下臵位, 12(8086系统中储存器的逻辑地址和物理地址之间有什么关系,表示的范围各为多少, 13(已知当前数据段位于储存器的A1000H到B0FFFH范围内～问DS=, 14(某程序数据段中存有两个数据字1234H和5A6BH～若已知DS=5AA0H～它们的偏移地址分别为245AH和3245H～试画出它们在储存器中的存放情况。 15(8086系统中为什么一定要有地址锁存器,需要锁存哪些信息, 16(若8086CPU工作于最小模式～试指出当CPU完成将AH的内容送到物理地址为 RDRBHE91001H的存储单元操作时～以下哪些信号应为低电平:M/IO、、WR、/S7、DT/。若CPU完成的是将物理地址91000H单元的内容送到AL中～则上述哪些信号应为低电平。 17(什么是引脚的分时复用,请说出8086CPU有哪些引脚是分时复用引脚,其要解决的问题是什么, 18(试说明8086/8088工作在最大和最小模式下系统基本配臵的差异。 19. 什么是指令周期,什么是总线周期,什么是时钟周期,它们之间的关系如何, 20. 试简述8086系统最小模式时从储存器读数据时的时序过程。 - 21 -