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DDR3布局布线规则与实例.doc

DDR3布局布线规则与实例

心通則不痛_
2019-01-16 0人阅读 举报 0 0 暂无简介

简介:本文档为《DDR3布局布线规则与实例doc》,可适用于IT/计算机领域

DDR布局布线译自飞思卡尔官方文档HardwareDevelopmentGuideforiMXQuad,Dual,DualLite,SoloFamiliesofApplicationsProcessorsIMXSerialLayoutRecommendations目录  DDR原理性连接框图    DDR布局布线规则    DDR布线细节    数据线的交换    DDR(bits)T型拓扑介绍    DDR(bits)Fly‐by型拓扑介绍    GBDDR布局布线建议    GBDDR布局布线建议    DDR布局布线实例    片DDRT型拓扑实例    片DDRFly‐by型拓扑实例    高速信号布线建议    地平面设计建议    DDRPOWER布线建议    参考    声明  DDR原理性连接框图图、图为IMXDQSDL与DDR连接框图连接示意一目了然。图DDR与iMXDQSDL连接示意图图LPDDR与iMXDQSDL连接示意图DDR布局布线规则DDR在布线中十分重要它必须考虑阻抗匹配问题通常单端为Ω差分Ω。图给出了DDR及其去耦电容的最终布局其中左图是顶层布局右图为底层布局共计片DDR芯片顶层、底层各两片。DDR应该尽量靠近CPU这样可以减小寄生参数和传播延时。图DDR和去耦电容的布局DDR的有两种布线形式:一种是所有信号线等长另一种是以字节为单位分组等长。所有信号线等长布线该种布线方式在信号完整性上是最理想的在设置约束规则上是简单的但由于布线空间使得这种方法耗时费力甚至设计无法实现在此只是提及一下并不推荐使用该种方法。各信号线布线长度要求如表所示。表所有信号线等长的布线方式以字节为单位分组等长布线该种布线方式以“小组”为单位作等长处理实际工程当中等长处理容易实现但是这种方式约束规则较为复杂毕竟每“小组”都需要一个约束规则。表给出了以字节为单位分组等长布线要求。表以字节为单位分组等长  Clock(min):Clock的最短长度因为它有一个±mil的容差最后还有一个需要注意的是阻抗匹配问题推荐单端Ω差分Ω。DDR布线细节iMXDDR的布线可以将所有信号分成组:数据线组、地址线组和控制线组每组各自设置自己的布线规则但同时也要考虑组与组之间的规则。数据线的交换  在DDR的布线中可以根据实际情况交换数据线的线序但必须保证是以字节为单位(数据~间是允许交换线序跨字节是不允许的)这样可以简化设计。■布线尽量简短减少过孔数量。■布线时避免改变走线参考层面。■数据线线序推荐D、D、D、D、D、D、D、D不要改变其它的数据线可以在字节内自由调换(seethe“WriteLeveling”sectioninJESD‐E)。■DQS和DQM不能调换必须在相应通道。DDR(bits)T型拓扑介绍  当设计采用T型拓扑结构请确认以下信息。■布线规则见上文表。■终端电阻可以省略。■布线长度的控制。■DDR数量限制在片以下。DDR(bits)Fly‐by型拓扑介绍  当采用Fly‐by的拓扑结构时在设计中请注意以下事项。■DDR控制器集成了地址镜像功能。■终端电阻不可以省略。GB  DDR布局布线建议  片DDR共计GB内存。■保证T型拓扑的对称性。■减少过孔避免多次换层。■禁止分割走线下的参考层。图是T型拓扑的结构框图在iMX设计中ADDRCMDCTRL信号会用到这种拓扑结构。图ADDRCMDCTRL信号拓扑结构图给出了DDR各数据线(bits)的布线结构图它是点对点的布线方式以字节为单位具体布线约束见上文表。图点对点的数据线布线结构示图GBDDR布局布线建议  在iMX设计中当选用GBDDR(片DDR)设计时建议使用CS:两个片选信号每个片选信号各控制GBDDR(各控制片DDR)。当采用这种结构时终端匹配电阻是不可或缺的。各信号组的拓扑结构如图所示。图ADDRCMD信号拓扑图CTRL控制信号拓扑图数据线拓扑图时钟线拓扑DDR布局布线实例本节列出了种布局布线方式截图均出自官方EVM板。片DDRT型拓扑实例  该例用了片DDR共计GB内存采用T型拓扑结构。具体说明见下文表和图。表颜色对照表图DDR顶层布线图DDR内层布线图DDR底层布线表写出了byte和byte的走线长度。当然在该例中clock信号长mil。表部分信号线布线长度片DDRFly‐by型拓扑实例  本实例采用了fly‐by的拓扑结构片DDR共计GB内存。详情见上文颜色对照表和下文图。图顶层DDR走线图内层LDDR走线图内层LDDR走线图内层LDDR走线图内层LDDR走线图底层DDR走线表罗列了在本设计中部分走线长度具体如下。表DDR部分信号线长度高速信号布线建议在高速信号的布线中要特别注意信号总线的相对延迟和阻抗控制等问题这些都能保证信号的时序和减小信号的畸变。几点建议如下所示。■高速信号线应避免跨越平面层的分割沟壕保证走线下的平面层是完整的。■避免过孔等隔断平面层。■晶振、重要元器件、关键走线最好参考到地平面。■Clock和Strobe布线时不要随意换层且与其他信号线的间距应大于该信号线相对于参考层的倍以减少串扰。■注意数据线、地址线、时钟线等信号线的相对延迟一般时钟线会略长于其他走线以保证在时钟信号到来时数据信号或地址信号必须准备妥当。地平面设计建议一个好的地平面设计是保证地平面的完整性这个平面的完整性是保证信号回流的连续性和信号回流的简短性。具体设计请参看图(不合理设计)图(合理设计)。图平面层不合理设计图平面层不合理设计图平面层合理设计图平面层不合理设计DDRPOWER布线建议VREF布线建议罗列如下:■去耦电容到目标引脚的走线保证mil(含mil)以上。■VREF网络与其他网络的的距离应保证mil以上。■如果有条件进行包地处理。■尽量多的应用去耦电容例如uF并且尽量靠近CPU或DDR的VREF引脚。■VREF源端放置一个uF电容CPU和DDR间折中放置一个uF电容。VTT(DDRVTT)布线建议罗列如下图是VTT原理图:■在总线末端放置终端电阻在电阻末端布VTT电源线。■VTT走线(最好用局部电源铜皮)要做够宽保证载流能力。■VTT电源芯片尽量靠近终端电阻减小回路消耗。■每四个信号间方式个或个uF去耦电容减小对VTT的干扰。■VTT电源走线(或铜皮)处应放置~uF的大电容且保证个以上。图DDRVTT终端电阻及去耦电容原理图图DDRVTT终端电阻及去耦电容原理图图DDRVTT终端电阻及去耦电容原理图参考HardwareDevelopmentGuideforiMXQuad,Dual,DualLite,SoloFamiliesofApplicationsProcessors

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