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基于verilog语言的74LS163设计.doc

基于verilog语言的74LS163设计

我要原配也要小三_
2017-10-11 0人阅读 举报 0 0 0 暂无简介

简介:本文档为《基于verilog语言的74LS163设计doc》,可适用于职业岗位领域

基于verilog语言的LS设计基于VerilogHDL语言的FPGA设计课程作业学院:研究生学院专业班级:电研班姓名:曹雅萍学号:作业题目:基于verilog语言的LS设计完成日期:年月日一、设计要求LS是的可预置四位二进制同步清除计数器。本设计是用Verilog语言编程实现LS的功能仿真。二、顶层设计结构图EPETLDCLKCRQ:DLSCBA三、模块详细设计规范说明图逻辑:功能表:端口定义信号名称信号类型详细说明CR输入同步清零低有效CLK输入时钟LD输入置数高有效EPET输入使能端高有效D输入数据输入C输入数据输入B输入数据输入A输入数据输入Q:输出数据输出代码moduleLSlkinputldinput:epe(cr,clk,ld,epet,d,c,b,a,Q)inputcr,ctinputd,c,b,aoutput:Qreg:Qalways(posedgeclk)if(!cr)Q<='belseif(!ld)beginQ<=Qendelsecase(epet)'bx:beginQ<=Qend'bx:beginQ<=Qend'b:beginQ<=Q'bendendcaseendmodule激励代码moduleLStestregcr,clkreg:epetregldregd,c,b,awire:QLSU(cr(cr),clk(clk),ld(ld),epet(epet),d(d),c(c),b(b),a(a),Q(Q))initialbeginld='bepet='bcr='bendinitialclk='balways#clk=~clkinitialbegin#cr='b#cr='b#ld='b#ld='b#epet='bx#epet='bx#epet='bendinitialbegina='bb='bc='bd='bendendmodule仿真结果四、结论和问题本次设计中由于书写激励的过程中与设计中的变量为对应再给输入变量赋值的时候一直写成是给Q赋值所以一直出现错误。吸取教训日后改正~

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