数电大型实验报告

数电大型实验报告数字逻辑电路大型实验报告姓名指导教师专业班级学院提交日期 2013年7月15日一、实验目的学习用FPGA实现数字系统的方法二、实验内容 1．FPGA, Quartus II 和VHDL使用练习 2．四位数字频率计的设计三、四位数字频率计的设计 1．工作原理当闸门信号（宽度为1s的正脉冲）到来时，闸门开通，被测信号通过闸门送到计数器，计数器开始计数，当闸门信号结束时，计数器停止计数。由于...

数字逻辑电路大型实验报告姓名指导教师专业班级学院提交日期 2013年7月15日一、实验目的学习用FPGA实现数字系统的方法二、实验内容 1．FPGA, Quartus II 和VHDL使用练习 2．四位数字频率计的设计三、四位数字频率计的设计 1．工作原理当闸门信号（宽度为1s的正脉冲）到来时，闸门开通，被测信号通过闸门送到计数器，计数器开始计数，当闸门信号结束时，计数器停止计数。由于闸门开通的时间为1s，计数器的计数值就是被测信号的频率。为了使测得的频率数值准确，在闸门开通之前，计数器必须清零。为了使显示电路稳定的显示频率值，在计数器和显示电路之间增加了锁存器，当计数器计数结束时，将计数值通过锁存信号送到锁存器。控制电路在实际电路的控制下产生三个信号：闸门信号，锁存信号和清零信号。 2．设计方案各信号间的时序关系图中总共有四个不同的功能模块：consignal模块，cnt10模块，lock模块和decoder模块，各模块间的互相联系如图。Consignal模块为频率计的控制器，产生满足时序要求的控制信号；四个是禁止计数器cnt10组成10000进制计数器，使频率计的测量范围达到0-9999HZ；lock模块用于锁存计数器结果；decoder模块将计数器输出的8421bcd码转换为七段显示码。 3．顶层原理图（总图） 4．底层4个模块（控制信号产生模块，十进制计数器模块，锁存器模块，译码模块）的仿真结果。图一。模块cnt10仿真图图二。模块lock仿真图图三。模块consignal仿真图图四。模块decoder仿真图 5．项目处理（1）器件选定（2）管脚锁定（3）编程下载 6. 频率测量结果被测频率（Hz）实测频率（Hz） 4 4 32 32 128 128 512 512 2048 2048 四、实验小结实验中遇到什么问题？如何解决？实验收获和建议。问题一：在仿真过程中出现错误。解决方法：将要仿真的工程置顶，点击project，选择 set as top-lever entity这个选项，将要仿真的工程置顶就可以仿真正确。问题二：新建的模块符号无法在当前工程下运用，导致仿真不成功。解决方法：将用VHDL语言编程出来的模块符号的文件放到当前工程的文件夹下，将模块添加到当前工程下就可以成功运用此模块符号。问题三：在观察仿真波形时，无法观察到全部波形。解决方法：点击右边工具栏中的放大镜，在波形中点击鼠标左键或右键选择放大或缩小。实验收获：通过此次数字电路大型试验，学会了使用软件Quartus II来进行编程，仿真，将实际的数字电路在电脑上进行运用，学会了用VHDL语言进行编写，并且生成需要的模块符号，进行电路仿真。还学会了用所学到的数电知识进行电路时序分析，知识的活学活用，将数电知识运用到实际当中，通过老师的悉心点播，成功的完成了此次大型试验，让我受益匪浅。建议：同学在大型试验前，要好好的预习书本上的内容，对实验很有帮助，不会对实验过程一头雾水，预习过以后经过老师讲解，一点就通。在大型试验中，要积极的想问题，不懂就问，不要偷懒嫌麻烦。要运用知识，认真动手又动脑。

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