下载

0下载券

加入VIP
  • 专属下载特权
  • 现金文档折扣购买
  • VIP免费专区
  • 千万文档免费下载

上传资料

关闭

关闭

关闭

封号提示

内容

首页 第3节 基于FPGA的开发流程

第3节 基于FPGA的开发流程.doc

第3节 基于FPGA的开发流程

当记忆褪了色
2017-10-23 0人阅读 举报 0 0 0 暂无简介

简介:本文档为《第3节 基于FPGA的开发流程doc》,可适用于IT/计算机领域

第节基于FPGA的开发流程第节基于FPGA的开发流程FPGA设计方法电路设计设计输入功能仿真综合优化综合后仿真实现与布局布线板级仿真与验证芯片编程与调试FPGAFPGA是可编程芯片因此FPGA的设计方法包括硬件设计和软件设计两部分。硬件包括FPGA芯片电路、存储器、输入输出接口电路以及其他设备软件即是相应的HDL程序以及最新才流行的嵌入式C程序。硬件设计是基础但其方法比较固定本书将在第节对其进行详细介绍本节主要介绍软件的设计方法。目前微电子技术已经发展到SOC阶段即集成系统(IntegratedSystem)阶段相对于集成电路(IC)的设计思想有着革命性的变化。SOC是一个复杂的系统它将一个完整产品的功能集成在一个芯片上包括核心处理器、存储单元、硬件加速单元以及众多的外部设备接口等具有设计周期长、实现成本高等特点因此其设计方法必然是自顶向下的从系统级到功能模块的软、硬件协同设计达到软、硬件的无缝结合。这么庞大的工作量显然超出了单个工程师的能力因此需要按照层次化、结构化的设计方法来实施。首先由总设计师将整个软件开发任务划分为若干个可操作的模块并对其接口和资源进行评估编制出相应的行为或结构模型再将其分配给下一层的设计师。这就允许多个设计者同时设计一个硬件系统中的不同模块并为自己所设计的模块负责然后由上层设计师对下层模块进行功能验证。自顶向下的设计流程从系统级设计开始划分为若干个二级单元然后再把各个二级单元划分为下一层次的基本单元一直下去直到能够使用基本模块或者IP核直接实现为止如图所示。流行的FPGA开发工具都提供了层次化管理可以有效地梳理错综复杂的层次能够方便地查看某一层次模块的源代码以修改错误。图自顶向下的FPGA设计开发流程在工程实践中还存在软件编译时长的问题。由于大型设计包含多个复杂的功能模块其时序收敛与仿真验证复杂度很高为了满足时序指标的要求往往需要反复修改源文件再对所修改的新版本进行重新编译直到满足要求为止。这里面存在两个问题:首先软件编译一次需要长达数小时甚至数周的时间这是开发所不能容忍的其次重新编译和布局布线后结果差异很大会将已满足时序的电路破坏。因此必须提出一种有效提高设计性能继承已有结果便于团队化设计的软件工具。FPGA厂商意识到这类需求由此开发出了相应的逻辑锁定和增量设计的软件工具。例如Xilinx公司的解决方案就是PlanAhead。Planahead允许高层设计者为不同的模块划分相应FPGA芯片区域并允许底层设计者在在所给定的区域内独立地进行设计、实现和优化等各个模块都正确后再进行设计整合。如果在设计整合中出现错误单独修改即可不会影响到其它模块。Planahead将结构化设计方法、团队化合作设计方法以及重用继承设计方法三者完美地结合在一起有效地提高了设计效率缩短了设计周期。不过从其描述可以看出新型的设计方法对系统顶层设计师有很高的要求。在设计初期他们不仅要评估每个子模块所消耗的资源还需要给出相应的时序关系在设计后期需要根据底层模块的实现情况完成相应的修订。FPGAFPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。FPGA的开发流程一般如图所示包括电路设计、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真以及芯片编程与调试等主要步骤。图FPGA开发的一般流程.电路设计在系统设计之前首先要进行的是方案论证、系统设计和FPGA芯片选择等准备工作。系统工程师根据任务要求如系统的指标和复杂度对工作速度和芯片本身的各种资源、成本等方面进行权衡选择合理的设计方案和合适的器件类型。一般都采用自顶向下的设计方法把系统分成若干个基本单元然后再把每个基本单元划分为下一层次的基本单元一直这样做下去直到可以直接使用EDA元件库为止。.设计输入设计输入是将所设计的系统或电路以开发软件要求的某种形式表示出来并输入给EDA工具的过程。常用的方法有硬件描述语言(HDL)和原理图输入方法等。原理图输入方式是一种最直接的描述方式在可编程芯片发展的早期应用比较广泛它将所需的器件从元件库中调出来画出原理图。这种方法虽然直观并易于仿真但效率很低且不易维护不利于模块构造和重用。更主要的缺点是可移植性差当芯片升级后所有的原理图都需要作一定的改动。目前在实际开发中应用最广的就是HDL语言输入法利用文本描述设计可以分为普通HDL和行为HDL。普通HDL有ABEL、CUR等支持逻辑方程、真值表和状态机等表达方式主要用于简单的小型设计。而在中大型工程中主要使用行为HDL其主流语言是VerilogHDL和VHDL。这两种语言都是美国电气与电子工程师协会(IEEE)的标准其共同的突出特点有:语言与芯片工艺无关利于自顶向下设计便于模块的划分与移植可移植性好具有很强的逻辑描述和仿真功能而且输入效率很高。.功能仿真功能仿真也称为前仿真是在编译之前对用户所设计的电路进行逻辑功能验证此时的仿真没有延迟信息仅对初步的功能进行检测。仿真前要先利用波形编辑器和HDL等建立波形文件和测试向量(即将所关心的输入信号组合成序列)仿真结果将会生成报告文件和输出信号波形从中便可以观察各个节点信号的变化。如果发现错误则返回设计修改逻辑设计。常用的工具有ModelTech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NCVerilog以及NCVHDL等软件。.综合优化所谓综合就是将较高级抽象层次的描述转化成较低层次的描述。综合优化根据目标与要求优化所生成的逻辑连接使层次设计平面化供FPGA布局布线软件进行实现。就目前的层次来看综合优化(Synthesis)是指将设计输入编译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表而并非真实的门级电路。真实具体的门级电路需要利用FPGA制造商的布局布线功能根据综合后生成的标准门级结构网表来产生。为了能转换成标准的门级结构网表HDL程序的编写必须符合特定综合器所要求的风格。由于门级结构、RTL级的HDL程序的综合是很成熟的技术所有的综合器都可以支持到这一级别的综合。常用的综合工具有Synplicity公司的SynplifySynplifyPro软件以及各个FPGA厂家自己推出的综合开发工具。.综合后仿真综合后仿真检查综合结果是否和原设计一致。在仿真时把综合生成的标准延时文件反标注到综合仿真模型中去可估计门延时带来的影响。但这一步骤不能估计线延时因此和布线后的实际情况还有一定的差距并不十分准确。目前的综合工具较为成熟对于一般的设计可以省略这一步但如果在布局布线后发现电路结构和设计意图不符则需要回溯到综合后仿真来确认问题之所在。在功能仿真中介绍的软件工具一般都支持综合后仿真。.实现与布局布线实现是将综合生成的逻辑网表配置到具体的FPGA芯片上布局布线是其中最重要的过程。布局将逻辑网表中的硬件原语和底层单元合理地配置到芯片内部的固有硬件结构上并且往往需要在速度最优和面积最优之间作出选择。布线根据布局的拓扑结构利用芯片内部的各种连线资源合理正确地连接各个元件。目前FPGA的结构非常复杂特别是在有时序约束条件时需要利用时序驱动的引擎进行布局布线。布线结束后软件工具会自动生成报告提供有关设计中各部分资源的使用情况。由于只有FPGA芯片生产商对芯片结构最为了解所以布局布线必须选择芯片开发商提供的工具。.实现与布局布线时序仿真也称为后仿真是指将布局布线的延时信息反标注到设计网表中来检测有无时序违规(即不满足时序约束条件或器件固有的时序规则如建立时间、保持时间等)现象。时序仿真包含的延迟信息最全也最精确能较好地反映芯片的实际工作情况。由于不同芯片的内部延时不一样不同的布局布线方案也给延时带来不同的影响。因此在布局布线后通过对系统和各个模块进行时序仿真分析其时序关系估计系统性能以及检查和消除竞争冒险是非常有必要的。在功能仿真中介绍的软件工具一般都支持综合后仿真。.板级仿真与验证板级仿真主要应用于高速电路设计中对高速系统的信号完整性、电磁干扰等特征进行分析一般都以第三方工具进行仿真和验证。.芯片编程与调试设计的最后一步就是芯片编程与调试。芯片编程是指产生使用的数据文件(位数据流文件BitstreamGeneration)然后将编程数据下载到FPGA芯片中。其中芯片编程需要满足一定的条件如编程电压、编程时序和编程算法等方面。逻辑分析仪(LogicAnalyzerLA)是FPGA设计的主要调试工具但需要引出大量的测试管脚且LA价格昂贵。目前主流的FPGA芯片生产商都提供了内嵌的在线逻辑分析仪(如XilinxISE中的ChipScope、AlteraQuartusII中的SignalTapII以及SignalProb)来解决上述矛盾它们只需要占用芯片少量的逻辑资源具有很高的实用价值。FPGASOC基于FPGA的SOC设计理念将FPGA可编程的优点带到了SOC领域其系统由嵌入式处理器内核、DSP单元、大容量处理器、吉比特收发器、混合逻辑、IP以及原有的设计部分组成。相应的FPGA规模大都在百万门以上适合于许多领域如电信、计算机等行业。系统设计方法是SOC常用的方法学其优势在于可进行反复修改并对系统架构实现进行验证???包括SOC集成硬件和软件组件之间的接口。不过目前仍存在很多问题最大的问题就是没有通用的系统描述语言和系统级综合工具。随着FPGA平台的融入将SOC逐步地推向了实用。SOC平台的核心部分是内嵌的处理内核其硬件是固定的软件则是可编程的外围电路则由FPGA的逻辑资源组成大都以IP的形式提供例如存储器接口、USB接口以及以太网MAC层接口等用户根据自己需要在内核总线上添加并能自己订制相应的接口IP和外围设备。基于FPGA的典型SOC开发流程为:.芯片内的考虑从设计生成开始设计人员需要从硬件软件协同验证的思路入手以找出只能在系统集成阶段才会被发现的软、硬件缺陷。然后选择合适的芯片以及开发工具在综合过程得到优化随后进行精确的实现以满足实际需求。由于设计规模越来越大工作频率也到了数百兆赫兹布局布线的延迟将变得非常重要。为了确保满足时序需要在布局布线后进行静态时序分析对设计进行验证。.板级验证在芯片设计完毕后需要再进行板级验证以便在印刷电路板(PCB)上保证与最初设计功能一致。因此PCB布局以及信号完整性测试应被纳入设计流程。由于芯片内设计所做的任何改变都将反映在下游的设计流程中各个过程之间的数据接口和管理也必须是无误的。预计SOC系统以及所必须的额外过程将使数据的大小成指数增长因此管理各种数据集本身是急剧挑战性的任务

用户评价(0)

关闭

新课改视野下建构高中语文教学实验成果报告(32KB)

抱歉,积分不足下载失败,请稍后再试!

提示

试读已结束,如需要继续阅读或者下载,敬请购买!

评分:

/9

VIP

在线
客服

免费
邮箱

爱问共享资料服务号

扫描关注领取更多福利