多功能数字钟电路设计

武汉科技大学数字逻辑课程 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 报告 用给定的主要集成电路器件：74LS00，74LS04，74LS90，74LS92， 74LSl91，74LS48，74LS74，数码显示器BS202，555等设计多功能数字钟电路。综合运用本课程知识，利用集 成电路器件设计实现一些电子电路，以复习巩固课堂所学的理论知识，提高集成电路器件实 现系统、绘制系统电路图的能力，为实际应用奠定一定的基础。 ? 以数字形式显示时、分、秒的时间。 ? 小时计数器的计时要求为“24翻1”，分钟和秒的时间要求为60进位。 ? 要求手动快速校时、校分。 ? 要求具有整点报时功能，报时声响为四低一高，最后一响为整点。 ? 要求具有定时控制（定小时）功能。 如图1所示，数字钟电路系统由主体电路和扩展电路两大部分组成。其中主体电路完成 数字钟的基本功能，扩展电路完成数字钟的扩展功能：报时和定时功能。 该数字钟系统的工作原理是：振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。计数器的输出分别经译码器送显示器 显示。计时出现误差时,可以用校时电路校时、校分。各扩展电路必须在主体电路正常运行 的情况下才能进行功能扩展。 1 武汉科技大学数字逻辑课程设计报告 振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程 度。一般来说振荡器的频率越高，计时精度越高。在这里选用555与RC组成的多谐振荡器，产生频率 f=1kHz的方波信号，则可设计出相应 的电路，如图2所示，其中RP可微调振荡器的输R1 Rp出频率f。 2kO10kO 555由电阻分压器、电压比较器、基本R-S 触发器、放电三极管和输出缓冲器5部分组成。R21kHz5.1kO555的功能如 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 1所示。 多 谐振荡 C1C20.01µF0.01µF器电路输入 输出 TH VTR OUT 放电三极管T 的工作V d d 0 导通 原理如 < VR1 < VR2 1 截止 下： < VR1 > VR2 不变 接通电源的瞬间，电容C1上的电压不能突变， 故TH端的电压小于2/3V> VR1 > VR2 0 导通 CC，TR端的电压小于1/3 VCC， 输出端OUT的状态为1，放电三极管T截止，电源VCC经过电阻对电容C充电，VC逐渐上升，电路处在第一个暂稳态。 当电容上的电压VC逐渐升高到2/3VCC时，由于TH端和TR端的电压为2/3VCC，使输出 2 武汉科技大学数字逻辑课程设计报告 端OUT的状态变为0，放电三极管T导通，电容C放电，VC逐渐下降，电路处在第二个暂稳 态。 当电容上的电压VC下降到1/3VCC时，使输出端OUT的状态从0变为1，放电三极管T截止，电源VCC再次经过电阻对电容C充电，电路返回到第一个暂稳态。如此周而复始地在 两个暂稳态这间交替变换，便产生了所需要的矩形脉冲信号输出。 分频器的功能是对振荡器产生的方波信号进行分频外理，一方面形成计时所需的标准秒 脉冲信号，另一方面提供数字钟功能扩充时所需的信号，如仿电台报时用的1kHz的高音频信号和500Hz的低音频信号等。如图3所示，选用3片中规模集成电路74LS90（十进制计数器）可构成分频电路产生所需信号。 如图74LS90由四个触发器组成，分为计数器?和计数器?。R9为异步置位端，R0为异步复位端，A、B为两个时钟输入端，QA、QD为计数器状态输出端。图中，每片为1/10分频，第1片的QA端输出频率为500Hz的方波信号，QD端输出频率为100Hz的方波信号；第2片的QD端输出频率为10Hz的方波信号；第3片的QD端输出频率为1Hz的方波信号。 500Hz10Hz1Hz 100Hz 1211 QAQDQAQDQAQD 74LS90(1)74LS90(2)74LS90(3) ABR0(1)R9(1)AABBR0(1)R0(1)R9(1)R9(1) 214161kHz 3 秒脉冲信号经过6级计数器，分别得到“秒”个位、十位，“分”个位、十位以及“时” 个位、十位的计时。“秒”、“分”计数器为60进制，小时为24进制。 （1）60进制计数器 数字钟的“分”和“秒”计数器均为模60的计数器，它们的个位都是十进制计数器， 而十位则是六进制计数器，其计数规律为00->01->„->58->59->00„。可选用74LS90作为“分”和“秒”的个位和十位计数器，其中，十位计数器将74LS90连接成模6计数器。 (a)十进制计数器 74LS90构成十进制计数器的方法有两种：将QA与B相连或将QD与A相连。在这里是将 QA与B相连即将管脚1和12相连。计数脉冲加到A端（管脚14），当QA端从1->0变化时， 有时钟脉冲有效边沿送给B端，其计数规律如表2所示。 3 武汉科技大学数字逻辑课程设计报告 在74LS90构成的计数器的基础上，NA QD QC QB QA 将计数器的状态输出反馈到R0或R9端，0 0 0 0 0 就可以改变计数器的模数，即构成任意1 0 0 0 1 进制计数器。设计数器的模为M，反馈2 0 0 1 0 状态数（与反馈状态相应的十进制数）3 0 0 1 1 为N4 0 1 0 0 反，则M与N反有如下关系： 5 0 1 0 1 当计数器的状态输出反馈到R0时， 6 0 1 1 0 有M=N反； 7 0 1 1 1 当计数器的状态输出反馈到R0时， 8 1 0 0 0 有M=N反+1。 9 1 0 0 1 (b)模6计数器 因为M=6<10，所以用1片74LS90即可，将计数器的状态输出反馈到R0端，则 N反=M=（6）10=（0110）8421 即计数器状态QDQCQBQA=0110，因此R0（1）= R0（2）=QCQB，故应将它们用与门连接起来， 同时为1时即清零重新开始计数。 （2）24进制计数器 数字钟的“时”计数器为模24的计数器，其计数规律为00->01->„->22->23->00„，即当数字钟运行到23时59分59秒时，在下一个秒脉冲作用下，数字钟显示00时00分00 2秒。同理，M=24<10,应选用2片74LS90，将其连接成模24计数器作为“时”计数器。74LS90串联工作，计数脉冲输入到低位计数器的时钟输入端，而低位计数器的状态输出最高位连接 到高一位计数器的时钟端。将计数器的状态输出反馈到R0端，则 N反=M=（24）10=（00100100）8421 因此R0（1）= R0（2）= QB2QC1，故应将它们用与门连接起来，即得到24进制计数器。 译码显示电路的功能是将时、分、秒计数器输出的4位二进制码进行翻译后显示出相应 的十进制数字。通常译码器与显示器是配套使用的，在这里选用共阴极发光二极管数码显示 器BS202和译码驱动器74LS48配套使用。 七段显示译码器74LS48的输出为高电平有效，即输出为1时，对应字段点亮；输出为 0时对应字段熄灭。该译码器能够驱动七段显示器显示16种字形。输入A、B、C和D接收4位二进制码，输出a、b、c、d、e、f和g分别驱动七段显示器的a、b、c、d、e、f和g字段。为了增强器件功能，74LS48高有3个辅助控制信号LI、RBI和BI/RBO。74LS48的功能表如表3所示。 十进制数输 入 输 出 4 武汉科技大学数字逻辑课程设计报告 或功能 LI RBI A3 A2 A1 A0 BI/RBO 说明 a b c d e f g 0 1 1 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 0 d 2 1 0 0 1 0 1 1 1 0 1 1 0 1 d 3 1 0 0 1 1 1 1 1 1 1 0 0 1 d 4 1 0 1 0 0 1 0 1 1 0 0 1 1 d 5 1 0 1 0 1 1 1 0 1 1 0 1 1 d 6 1 0 1 1 0 1 0 0 1 1 1 1 1 d 译码显示 7 1 0 1 1 1 1 1 1 1 0 0 0 0 d 8 1 1 0 0 0 1 1 1 1 1 1 1 1 d 9 1 1 0 0 1 1 1 1 1 0 0 1 1 d 10 1 1 0 1 0 1 0 0 0 1 1 0 1 d 11 1 1 0 0 1 1 0 0 1 0 0 0 1 d 12 1 1 1 0 0 1 0 1 0 0 0 1 1 d 13 1 1 1 0 1 1 1 0 0 1 0 1 1 d 14 1 1 1 1 0 0 0 0 0 1 1 1 1 d 15 1 1 1 1 1 1 0 0 0 0 0 0 0 d 消隐 0 0 0 0 0 0 0 0 熄灭 d d d d d d 脉冲消隐 1 0 0 0 0 0 0 0 0 0 0 0 0 0 灭零 灯测试 0 1 1 1 1 1 1 1 1 测试 d d d d d 当数字钟计时出现误差时，必须对时间进行校正，通常称为“校时”。校时是数字钟应 该具备的基本功能，要求能对时和分进行校对。 对校时电路的设计要求是，在进行小时校正时不影响分和秒计数器的正常计数；同理， 进行分校正时不影响秒计数器的正常计数。校正时间的方式有“快校时”和“慢校时”两种， 其中“快校时”是通过校时开关的控制，使校时脉冲进入校时 电路，则计数器对校时脉冲计数，当计到需要校正的时间时，S1 S2 功能 再使计数器转入正常计数。“慢校时”是用单脉冲发生器的输1 1 计数 出做校时脉冲，通过校时开关的控制，每触发一次输出一个单1 0 校分 脉冲，则计数器加1，当计到需要校正的时间时，再使计数器转0 1 校时 入正常计数。由此可见，两种校时方式的电路应基本相同，不 同的是校时脉冲的产生与控制方式有所区别。 图4所示电路为校“时”、校“分”电路。其中S1为校“分”用的控制开关，S2为校 “时”用的控制开关，它们的控制功能如表4所示。其中校时脉冲用分频器的10Hz的输出脉冲，当S1或S2分别为“0”时可进行“快校时”。 5 武汉科技大学数字逻辑课程设计报告 需要注意的是图中所示的校时电路是由与非门构成的组合逻辑电路，开关S1或S2为“0” 或“1”时，可能会产生抖动，必要时还应将其改为去抖动开关电路。 时时 时时时时 11 Ω3.3kΩ3.3k +5V 本功能的要求是仿电台整点报时，每当数字钟计时到整点（或快要到整点时）发出音响， 通常按照4低音1高音的顺序发出间断声响，以最后一声高音结束的时刻为整点时刻。设4声低音（约500Hz）分别发生在59分51秒、53秒、55秒及57秒，最后一声高音（约1kHz）发生在59分59秒，它们的持续时间为1秒。由此可见，分十位和个位计数器的状态分别为 （QDQCQBQA）M2=0101，（QDQCQBQA）M2=1001；秒十位计数器的状态为（QDQCQBQA）S2=0101。秒个位计数器QDS1的状态可用来控制1kHz和500Hz的音频。表5列出了秒个位计数器的状态。 CP/秒 功能 QDS QCS QBS QAS 50 0 0 0 0 51 0 0 0 1 鸣低音 52 0 0 1 0 停 53 0 0 1 1 鸣低音 54 0 1 0 0 停 55 0 1 0 1 鸣低音 56 0 1 1 0 停 57 0 1 1 1 鸣低音 58 1 0 0 0 停 59 1 0 0 1 鸣高音 00 0 0 0 0 停 6 武汉科技大学数字逻辑课程设计报告 只有当QCM2QAM2=11, QDM1QAM1=11, QCS2QAS2=11及QAS1=1时，音响电路才能工作。整点报 时的电路如图5所示，这里采用的都是TTL与非门。 1＆ ＆1 音 响＆1电1kHz路＆ ＆1 ＆500Hz 5 定时控制电路要求数字钟在规定的时刻驱动音响电路时行“闹时”，要求时间准确，即 信号的开始时间与持续时间必须满足规定的要求。例如要求上午7点59分发出闹时信号，持续时间为1分钟。7点59分对应数字钟的时十位计数器的状态为（QDQCQBQA）H2=0000，时个位计数器的状态为（QDQCQBQA）H1=0111，分十位计数器的状态为（QDQCQBQA）M2=0101，分个位计数器的状态为（QDQCQBQA）M1=1001。若将上述计数器输出为“1”的所有输出端经过与门电路去控制音响电路，可以使音响电路正好在7点59分响，持续1分钟（即8点时） QA+5V+5VQB时个位＆＆QCRLM22Ω3.3kΩ 1kΩZ3DG12＆＆ QA分十位＆音QB＆74LS00响QC8Ω1kHz分个位74LS03电QD 路74LS20 6 停响。所以闹时控制信号Z的表达式为 Z=（QCQBQA）H1?（QCQA）M2?（QDQA）M1?M 7 武汉科技大学数字逻辑课程设计报告 式中M是时个位计数器向十位计数器的进位，为1时是上午，为0则是下午，在这里M应为1。故应在时个位进位脉冲前加一个74LS04非门。 由图6可见上午7点59分时，音响电路的晶体管导通，则扬声器发出1kHz的声音。8点后晶体管因输入端为“0”而截止，电路停闹。 ： 74LS00、74LS03、74LS04、74LS20、74LS90、74LS48、数码显示器BS202、555等。 音响电路的晶体三极管3DG12及扬声器，电容两个，开关两个，电阻若干。 完成各部分的电路设计后，按照图1所示的总体框图中的信号流向，将各部分组装成一 个整体，即可得到满足设计要求的数字钟电路，如图7所示。 8