Digital phase discriminator -- implemented in VHDL language（数字鉴相器——用VHDL语言实现）

Digital phase discriminator -- implemented in VHDL language（数字鉴相器——用VHDL语言实现）Digital phase discriminator -- implemented in VHDL language（数字鉴相器——用VHDL语言实现） Digital phase discriminator -- implemented in VHDL language (数字鉴相器——用VHDL语言实现) 使用ieee.std_logic_1164.all; 使用ieee.std_logic_unsigned.all; 使用ieee.std_logic_arith.all; 实体乘法器端口(CL...

Digital phase discriminator -- implemented in VHDL language（数字鉴相器——用VHDL语言实现） Digital phase discriminator -- implemented in VHDL language (数字鉴相器——用VHDL语言实现) 使用ieee.std_logic_1164.all; 使用ieee.std_logic_unsigned.all; 使用ieee.std_logic_arith.all; 实体乘法器端口(CLK:在std_logic; 复位:在std_logic; 在std_logic_vector input1:(7到0); 2:在签署(7到0); 输出:签名(7到0) ); 最后乘数; 乘法器的体系结构行为信号out_temp:签署(15到0); 信号input1_buf:签署(15到0); 信号一，二，三part0，四，五，六，七:签署，(15到0); 开始进程(时钟，复位) 开始如果(复位= 1”)然后 out_temp <=(别人= > '0'); 输出< =(别人= > '0'); part0 <=(别人= > '0'); 第一部分< =(别人= > '0'); 二<=(别人= > '0'); 三<=(别人= > '0'); 四<=(别人= > '0'); 五<=(别人= > '0'); 六<=(别人= > '0'); 7 <=(别人= > '0'); elsif rising_edge(CLK)然后 input1_buf <= input1(7)和(7)与INPUT1 input1(7)和(7) 与INPUT1 input1(7)和(7)与INPUT1 input1(7) (7)、签署和input1(input1); 如果(2(0)= 1”)然后 part0 <= -(input1_buf); 其他的 part0 <=(别人= > '0'); 最后如果; 如果(2(1)= 1”)然后如果(2(0)= 0”)然后第一部分< = -(input1_buf); 其他的第一部分< =(别人= > '0'); 最后如果; 其他的如果(2(0)= 1”)然后第一部分< = input1_buf; 其他的第一部分< =(别人= > '0'); 最后如果; 最后如果; 如果(2(2)= 1”)然后如果(2(1)= 0”)然后第二部分< = -(input1_buf); 其他的第二部分< =“0000000000000000”; 最后如果; 其他的如果(2(1)= 1”)然后二<= input1_buf; 其他的第二部分< =“0000000000000000”; 最后如果; 最后如果; 如果(2(3)= 1”)然后如果(2(2)= 0”)然后三<= -(input1_buf); 其他的第三部分< =“0000000000000000”; 最后如果; 其他的如果(2(2)= 1”)然后三<= input1_buf; 其他的第三部分< =“0000000000000000”; 最后如果; 最后如果; 如果(2(4)= 1”)然后如果(2(3)= 0”)然后第四部分< = -(input1_buf); 其他的第四部分< =“0000000000000000”; 最后如果; 其他的如果(2(3)= 1”)然后四<= input1_buf; 其他的第四部分< =“0000000000000000”; 最后如果; 最后如果; 如果(2(5)= 1”)然后如果(2(4)= 0”)然后五<= -(input1_buf); 其他的五< =“0000000000000000”; 最后如果; 其他的如果(2(4)= 1”)然后五<= input1_buf; 其他的五< =“0000000000000000”; 最后如果; 最后如果; 如果(2(6)= 1”)然后如果(2(5)= 0”)然后第六部分< = -(input1_buf); 其他的第六部分< =“0000000000000000”; 最后如果; 其他的如果(2(5)= 1”)然后六<= input1_buf; 其他的第六部分< =“0000000000000000”; 最后如果; 最后如果; 如果(2(7)= 1”)然后如果(2(6)= 0”)然后 7 <= -(input1_buf); 其他的 7 < =“0000000000000000”; 最后如果; 其他的如果(2(6)= 1”)然后 7 <= input1_buf; 其他的 7 < =“0000000000000000”; 最后如果; 最后如果; out_temp <= part0 +(第一部分(14到0)和'0')+(二(13到0)和“00”)+ (三(12到0)和“000”)+(四(11到0)和“0000”)+ (五(10到0)和“00000”)+(六(9到0)和“000000”)+ (七(8到0)和“0000000”); 输出< = out_temp(15到8); 最后如果; 结束进程; 端行为;

                    本文档为【Digital phase discriminator -- implemented in VHDL language（数字鉴相器——用VHDL语言实现）】，请使用软件OFFICE或WPS软件打开。作品中的文字与图均可以修改和编辑，
                    图片更改请在作品中右键图片并更换，文字修改请直接点击文字进行修改，也可以新增和删除文档中的内容。 
 该文档来自用户分享，如有侵权行为请发邮件ishare@vip.sina.com联系网站客服，我们会及时删除。

                    [版权声明] 本站所有资料为用户分享产生，若发现您的权利被侵害，请联系客服邮件isharekefu@iask.cn，我们尽快处理。

                    本作品所展示的图片、画像、字体、音乐的版权可能需版权方额外授权，请谨慎使用。

                    网站提供的党政主题相关内容(国旗、国徽、党徽..)目的在于配合国家政策宣传，仅限个人学习分享使用，禁止用于任何广告和商用目的。
                

下载需要：免费已有0 人下载

立即下载

Digital phase discriminator -- implemented in VHDL language（数字鉴相器——用VHDL语言实现）

你可能还喜欢