Digital phase discriminator -- implemented in VHDL language(数字鉴相器——用VHDL语言实现)Digital phase discriminator -- implemented in VHDL language(数字鉴相器——用VHDL语言实现)
Digital phase discriminator -- implemented in VHDL language
(数字鉴相器——用VHDL语言实现)
使用ieee.std_logic_1164.all;
使用ieee.std_logic_unsigned.all;
使用ieee.std_logic_arith.all;
实体乘法器
端口(CL...
Digital phase discriminator -- implemented in VHDL language(数字鉴相器——用VHDL语言实现)
Digital phase discriminator -- implemented in VHDL language
(数字鉴相器——用VHDL语言实现)
使用ieee.std_logic_1164.all;
使用ieee.std_logic_unsigned.all;
使用ieee.std_logic_arith.all;
实体乘法器
端口(CLK:在std_logic;
复位:在std_logic;
在std_logic_vector input1:(7到0);
2:在签署(7到0);
输出:签名(7到0)
);
最后乘数;
乘法器的体系结构行为
信号out_temp:签署(15到0);
信号input1_buf:签署(15到0);
信号一,二,三part0,四,五,六,七:签署,(15到0);
开始
进程(时钟,复位)
开始
如果(复位= 1”)然后
out_temp <=(别人= > '0');
输出< =(别人= > '0');
part0 <=(别人= > '0');
第一部分< =(别人= > '0');
二<=(别人= > '0');
三<=(别人= > '0');
四<=(别人= > '0');
五<=(别人= > '0');
六<=(别人= > '0');
7 <=(别人= > '0');
elsif rising_edge(CLK)然后
input1_buf <= input1(7)和(7)与INPUT1 input1(7)和(7)
与INPUT1 input1(7)和(7)与INPUT1 input1(7)
(7)、签署和input1(input1);
如果(2(0)= 1”)然后
part0 <= -(input1_buf);
其他的
part0 <=(别人= > '0');
最后如果;
如果(2(1)= 1”)然后
如果(2(0)= 0”)然后
第一部分< = -(input1_buf);
其他的
第一部分< =(别人= > '0');
最后如果;
其他的
如果(2(0)= 1”)然后
第一部分< = input1_buf;
其他的
第一部分< =(别人= > '0');
最后如果;
最后如果;
如果(2(2)= 1”)然后
如果(2(1)= 0”)然后
第二部分< = -(input1_buf);
其他的
第二部分< =“0000000000000000”;
最后如果;
其他的
如果(2(1)= 1”)然后
二<= input1_buf;
其他的
第二部分< =“0000000000000000”;
最后如果;
最后如果;
如果(2(3)= 1”)然后
如果(2(2)= 0”)然后
三<= -(input1_buf);
其他的
第三部分< =“0000000000000000”;
最后如果;
其他的
如果(2(2)= 1”)然后
三<= input1_buf;
其他的
第三部分< =“0000000000000000”;
最后如果;
最后如果;
如果(2(4)= 1”)然后
如果(2(3)= 0”)然后
第四部分< = -(input1_buf);
其他的
第四部分< =“0000000000000000”;
最后如果;
其他的
如果(2(3)= 1”)然后
四<= input1_buf;
其他的
第四部分< =“0000000000000000”;
最后如果;
最后如果;
如果(2(5)= 1”)然后
如果(2(4)= 0”)然后
五<= -(input1_buf);
其他的
五< =“0000000000000000”;
最后如果;
其他的
如果(2(4)= 1”)然后
五<= input1_buf;
其他的
五< =“0000000000000000”;
最后如果;
最后如果;
如果(2(6)= 1”)然后
如果(2(5)= 0”)然后
第六部分< = -(input1_buf);
其他的
第六部分< =“0000000000000000”;
最后如果;
其他的
如果(2(5)= 1”)然后
六<= input1_buf;
其他的
第六部分< =“0000000000000000”;
最后如果;
最后如果;
如果(2(7)= 1”)然后
如果(2(6)= 0”)然后
7 <= -(input1_buf);
其他的
7 < =“0000000000000000”;
最后如果;
其他的
如果(2(6)= 1”)然后
7 <= input1_buf;
其他的
7 < =“0000000000000000”;
最后如果;
最后如果;
out_temp <= part0 +(第一部分(14到0)和'0')+(二(13到0)和“00”)+
(三(12到0)和“000”)+(四(11到0)和“0000”)+
(五(10到0)和“00000”)+(六(9到0)和“000000”)+
(七(8到0)和“0000000”);
输出< = out_temp(15到8);
最后如果;
结束进程;
端行为;
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