2009年全国高考天津试题(文综)

第1章  QuartusII使用入门和FPGA/CPLD实验过程简介 QuartusII可编程逻辑开发软件是Altera公司为其FPGA/CPLD芯片 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 推出的专用开发工具，是Altera公司最新一代功能更强的EDA开发软件，可完成从设计输入，综合适配，仿真到下载的整个设计过程。 QuartusII提供了一个完整的多平台开发环境，它包含FPGA和CPLD整个设计阶段的解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 。QuartusII集成环境包括以下内容：系统级设计，嵌入式软件开发，可编程逻辑器件设计、综合、布局和布线，验证和仿真。 QuartusII也可以直接调用Synplify Pro、ModelSim等第三方 EDA 工具来完成设计任务的综合与仿真。QuartusII与MATLAB和DSP Builder结合可以进行基于FPGA的DSP系统开发，方便快捷。QuartusII还内嵌SOPC Builder，可实现 SOPC系统的开发。QuartusII 9.0主界面如图 1.1示。                                                                                                                                                          图 1.1   QuartusII 9.0界面 1.1  QuartusII基本设计流程 QuartusII设计的主要流程包括创建工程、设计输入、 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 综合、编译、仿真验证、编程下载等，其一般流程如图 1.2所示。下面以硬件描述语言输入法设计计数器为例，说明QuartusII的设计流程。 1.2  QuartusII 设计示例 下面以建立一个一位十进制计数器为例来说明其使用方法。 1.2.1  创建工程的准备工作 前已提及，开始一项新的电路设计，首先要创建一个文件夹，以便保存该工程的所有文件。通过QuartusII的文本编辑器编辑VHDL源文件并存盘。具体步骤如下： （1）新建一个文件夹。假设本项设计的文件夹取名为decoder，路径为d:\ decoder。 （2） 输入源程序。打开QuartusII，选择菜单File/New。在New窗口中的Device Design Files中选择编辑文件的语言类型，这里选择“VHDL File”，然后在VHDL文本编译窗中输入VHDL示例程序，该程序的实体名为decoder_3_8。 （3）文件存盘。选择File/Save As命令，找到已设立的文件夹d :\conuter即可存盘，存盘文件名最好与实体名一致，即decoder_3_8.vhd。 3.2.2  创建工程 在菜单中选择File/New Project Wizard，出现新建工程向导，三个输入栏中分别输入的是保存的路径及工程文件夹，工程的名称和顶层实体的名称。建议工程名与顶层实体名称保持一致。输入完毕点击Next，将出现添加工程文件对话框，这时可将已经写好的Vhdl文件加入到工程中。 在图1.3所示的对话框中，完成选择器件的工作。这里以TPC_1数字系统设计创新平台（参见附录B）为例，来说明具体操作方法。器件系列选择CPLD(MAX3000A)，具体芯片型号为EPM3512AQC208-10，右面的三个下拉框用来限制芯片的封装形式、管脚数和速度等级。选择完成后，点击Next，出现选用第三方EDA工具窗口。本例不选用第三方EDA工具，直接单击Next。接下来出现的对话框给出了所生成工程的信息，单击Finish就完成了工程创建。这时工程导航窗口中的内容已经发生了改变。该窗口下面有三个页选项（图1.4），Hierarchy页中的内容是实体的层次结构，Files页中的内容是工程包含的文档，这两个都是很常用的。 图1.3  目标器件选择对话框 3.2.3  添加/创建新文件 如果已经完成了VHDL源文件的编写工作，只需将它加进工程中，方法如图 1.4所示。 在File页中的Device Design File上点击鼠标右键，然后在Add/Remove Files in Project上点击鼠标左键，打开添加文件对话框，就可以添加文件了。也可以在QuartusII中创建VHDL源文件。 3.2.4  分析综合 在建立VHDL文件以后，就可以进行分析综合，点击工具栏中Start Analysis & Synthesis按钮 启动分析综合过程。如果出现错误，则需要根据信息窗口的错误提示进行修改。文件存盘后重新启动分析综合过程。通过综合生成了逻辑电路网表文件，这时执行Tool/Netlist Viewers/RTL Viewer可以查看电路综合结果。 接下来可以对电路进行功能仿真，检查所综合的电路在功能上是否能够达到预期要求。 图 1.4  添加设计文件 3.2.5  建立激励波形文件 在QuartusII集成开发环境中无法对硬件描述语言进行仿真，只能对电路在激励波形的作用下进行仿真。因此进行仿真之前，首先需建立激励波形文件。选择命令File/New，出现新建波形对话框，在该窗口中点击Other Files选项，选择Vector Waveform File，点击OK，出现波形编辑器窗口。选择命令Edit/Insert/Insert Node or Bus，出现Insert Node or Bus（插入节点或总线）窗口，单击Node Finder按钮，出现节点查找器窗口，如图1.5所示。 节点查找器对被查找的节点类型有过滤功能，要找到所有输入/输出节点，在Filter栏选择Pins: all，接着点击按钮List，所有输入/输出节点的名字便出现在节点查找器窗口的左边的方框（Nodes Found）中。单击节点CLK，接着点击符号“”，使该节点加入到窗口右边的方框（Selected Nodes）中。以同样方法选择节点CQ，直至所需要观察的信号均加入到右边方框，再点击OK按钮，关闭节点查找器窗口，返回Insert Node or Bus窗口，再单击OK按钮，回到波形编辑器窗口。 波形编辑器窗口分为左右两个子窗口，左边为信号区，右边为波形区。最左侧为波形编辑查看工具栏。单击信号区CLK信号，在工具栏中单击时钟设置按钮 ，打开时钟设置对话框，接受默认设置，单击OK按钮，则输入信号CLK的激励波形设置完毕，参见图 1.6。当所有输入节点的激励波形设置完毕后，保存激励波形文件。 图1.5 节点查找器窗口 图1.6  激励波形设置对话框 波形编辑工具栏各按钮的功能如表1.2所示。 表 1.2  波形编辑工具栏各按钮功能说明 图标 功能 图标 功能 选择拾取按钮 文本按钮 波形编辑按钮 缩放按钮 全屏显示按钮 查找按钮 替换按钮 设定选中波形为未初始化 设定选中波形为未知电平 设定选中波形为低电平 设定选中波形为高电平 设定选中波形为高阻状态 设定选中波形为弱未知态 设定选中波形为弱低电平 设定选中波形为弱高电平 设定选中波形为无关状态 电平取反按钮 设定选中波形为计数脉冲 时钟设置按钮 设定选中波形为任意指定值 设定选中波形为随机值 设定波形对齐网格按钮 设定波形排序按钮             3.2.6  功能仿真 选择Processing一栏的Simulator Tools，打开仿真工具对话框，如图1.7所示。在Simulation mode栏中选择Functional，即设为功能仿真。单击Generate Functional Simulation Netlist按钮，生成功能仿真网表。功能仿真网表生成后，将弹出成功提示信息框。单击OK，关闭此信息框。 单击Simulator Tools对话框左下角Start按钮，开始功能仿真。仿真结束后，单击对话框右下角Report按钮，查看仿真结果。功能仿真网表生成后，也可关闭Simulator Tools对话框。单击上方工具栏仿真按钮 执行仿真，并查看仿真结果，参见图1.8 。从仿真结果看，所综合的电路能正确实现一位十进制计数器的功能，证明了设计的正确性。 图1.7 仿真设置对话框 3.2.7  引脚锁定 完成了功能仿真，在逻辑上实现了所需的功能电路，说明所设计的计数器是正确的。该计数器实体decoder_3_8（有11 个管脚配置到指定的CPLD芯片，需要将这11个管脚各自绑定到FPGA芯片上的一个管脚，这一过程称作“引脚锁定”。） 图1.8 功能仿真结果 图1_9    引脚锁定 在引脚锁定之前，首先要确定引脚锁定的方案，这与如何下载到实验箱上有关。本示例将设计结果下载到TPC_1数字系统设计创新平台实验箱，方案见图1—9 图1.10 锁定引脚的界面 下面进行引脚锁定。首先选择Assignments/Assignment Editor，将出现如图 1.10所示的对话框。对于信号的输入，可以点击“To”这一列中的空格，直接输入名称即可，例如keyin[0]。由于keyin[0]对应的是CPLD的引脚198，在Node Name列，将会出现所有的引脚名，选择keyin[0]所在的行，然后在location列单击鼠标选择引脚198， 使用同样的方法可以完成全部的管脚锁定，并保存文件。重新点击Start Compilation按钮 进行编译。编译结束后，工程目录下有一个与工程同名且后缀为.pof的文件，这就是要用来下载的文件。事实上在第一次编译时也生成了这个文件，但由于之前没有管脚锁定，那时的管脚是随机分配的。注意，将没有进行管脚锁定的pof文件下载到FPGA是不允许的。 编译成功后，在主窗口显示的是编译 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 。点击确定，就可以通过右面的窗口来观察资源占用情况。 如果编译过程中出现错误，QuartusII会在下面的编译信息窗口中用红字显示出来，可以通过在错误信息上双击鼠标左键来定位错误。 3.2.8  下载CPLD 经过以上几步，得到了CPLD的下载文件，将pof文件下载到CPLD的操作步骤如下： （1）用下载电缆连接主机和TPC_1数字系统设计创新平台。 （2）打开TPC_1数字系统设计创新平台系统电源， （3）在QuartusII中使用Programmer下载。 下面介绍一下QuartusII中Programmer的使用方法。 生成pof文件后，就可以使用QuartusII的Programmer进行下载。通过Tools/Programmer菜单命令进入Programmer对话框。第一次使用时，需要添加硬件，步骤如下： 点击Programmer对话框左上角的 图标，弹出的对话框，在其中选择相应的硬件即可。如果Available hardware items当中没有选项，则点击右侧Add hardware按钮，添加相应硬件(usb)即可。 最后，添加要下载的pof文件。一般情况下，编译完成后，该文件会自动出现在programmer对话框中，如果没有出现，可以点击Add Files完成添加，然后在Program/Configure下的方框上打钩，点击Start开始下载。观察实验箱上的显示输出，以验证设计的正确性。 需要注意，如果重新编译了工程，在下载前必须先删掉上次加载的文件，然后重新使用Add File添加下载文件。 实验一 3-8译码器 1. 实验目的 1) 了解组合逻辑电路。 2) 掌握VHDL基本结构，学习编写简单的VHDL程序。 3) 掌握VHDL行为描述方法。 2. 实验任务 设计并实现一个3-8译码器，通过实验箱进行显示验证。 3. 实验原理 通常的译码器，就是输入二进制编码，输出一路有效电平，类似选择电路。 译码器典型用途是实现存储器的地址译码、控制器中的指令译码、代码 翻译 阿房宫赋翻译下载德汉翻译pdf阿房宫赋翻译下载阿房宫赋翻译下载翻译理论.doc 、显示译码等。除此之外，还可用译码器实现各种组合逻辑功能。在FPGA实际应用中，译码器的功能就是把一种代码转换为另一种代码。常用的译码器有二进制译码器、二—十进制译码器和显示译码器三类。 3-8译码器是常用的二进制译码器，其原理是对输入码（3位码）进行译码。 3-8译码器真值表如表4.1所示 表 1.1  3-8译码器真值表 输入 输出 A[2~0] Y[7~0] X X X 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0     4. 实验内容 1）编写3-8译码器的VHDL程序。 2）分析综合，用RTL Viewer观察电路综合结果。 3）进行功能仿真。如图2.1 图 2.1  功能仿真 4）引脚锁定，编译下载。 管脚分配见图2.2。 图 2.2  管脚分配 输入端口：KEYIN[2:0]分别对应 SW[2:0]。 输出端口：LEDOUT[7:0]分别对应LEDG[7:0]。 5）拨动开关SW2~0，观看LED7~0的变化。 5. 注意事项 1）编码器输出有效电平是高还是低。 2）用JTAG方式对CPLD编程时，需将开发板上的W1、W2开关分别拨至M1和N0处。 3）将未设定的引脚设置为三态输入。单击菜单“Assignments /Device…”项，弹出器件选择对话框如图2.3所示。点“Device and Pin Options”，如图2.3所示。在“Device and Pin Options”对话框中选“Unused Pins”，再在“Reserve all unused pins”中选“As input tri-stated Unused Pins”，如图2.4所示。之后点确定，再点OK。 图 2.3  器件选择对话框 图 2.4  未设定的引脚设置 6. 习题与思考题 1） 什么是译码？什么是唯一地址译码？ 2） 何种译码器可以作为数据分配器使用？为什么？ 3） 用原理图设计并实现一个3-8译码器（可以调用74138）。 4） 设计并实现一个4-16译码器，并通过实验箱演示。 实验二 4位加法器 1.    实验目的 掌握加法器的基本原理，并用数据流描述编写相应的VHDL程序； 2.    实验任务 设计并实现一个4位加法器，通过试验箱进行显示验证。 3.    实验原理 加法器即是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。 常用的有逐位进位加法器和超前进位加法器 列出1位全加器真值表，如表2.2所示。 表 2.2  1位全加器真值表 A B Cin Sum Cout 0 0 0 0 0 1 0 0 1 0 0 1 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1           4.    实验内容 1）编写4位加法器的VHDL程序。 2）分析综合，用RTL Viewer观察电路综合结果。 3）进行功能仿真。如下图所示。 图  功能仿真 4）引脚锁定，编译下载 管脚分配见图。 图管脚分配 输入端口：a[3:0]分别对应SW[3:0] b[3:0]分别对应SW[7:4] ci对应SW8 输出端口：s[3:0]>>LEDG[3:0] gg>>LEDG4（进位） PP>>LEDG5（进位传递信号） 5）设定不同的输入，观看输出变化。 5.    注意事项 1）用JTAG方式对CPLD编程时，需将开发板上的W1、W2开关分别拨至M1和N0处。 2）将未设定的引脚设置为三态输入。 6.    习题与思考题 1）什么是半加器？什么是全加器？ 2）逐位进位加法器和超前进位加法器的区别。 3）用更简洁直观的方法设计一个4位加法器，通过试验箱进行演示。 实验三  数字比较器 1.    实验目的 掌握VHDL程序数据流的描述方式。 2.    实验任务 实现1位数值比较器，延伸写出4位比较器的VHDL程序 3.    实验原理 用于比较两个数大小或相等的电路称为数值比较器。 1位数值比较器是多位比较器的基础。这里就从1位数值比较器开始设计。 设计比较两个一位二进制数A和B大小的数字电路，输入变量是两个比较数Ａ和B，输出变量Y(A＞B)、 Y(A＜B)、Y(A＝B)分别表示A＞B、A＜B和A＝B三种比较结果，1位数值比较器真值表如表所示。 表1位数值比较器 输入 输出 A B y(A>B) y(Ab  LED0绿灯亮。 aled<="00000001"; when "001"=>led<="00000010"; when "010"=>led<="00000100"; when "011"=>led<="00001000"; when "100"=>led<="00010000"; when "101"=>led<="00100000"; when "110"=>led<="01000000"; when "111"=>led<="10000000"; when others=>led<="00000000"; end case; end process; ledout<=led; end; 实验三参考 library ieee; use ieee.std_logic_1164.all; entity COMPARE is port( a,b:in std_logic; c,d,e:out std_logic ); end; architecture COMPA of COMPARE is begin process(a,b) begin if a>b then c<='1';d<='0';e<='0'; elsif a