基于信号自动拉取的在线逻辑分析仪的实施方法

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN112630632A(43)申请公布日2021.04.09(21)申请号202011609667.3(22)申请日2020.12.28(71)申请人中国科学院空天信息创新研究院地址100190北京市海淀区北四环西路19号(72)发明人杨海钢　(74)专利代理机构中科专利商标代理有限责任公司11021代理人王江选(51)Int.Cl.G01R31/3177(2006.01)权利要求书1页说明书4页附图2页(54)发明名称基于信号自动拉取的在线逻辑分析仪的实施方法(57)摘要一种基于信号自动拉取的在线逻辑分析仪的实施方法，包括以下步骤：打开逻辑分析仪，读入综合后的网表文件；所述逻辑分析仪自动统计所述网表文件中的所有内部信号；用户选择一条或多条网表的内部信号；所述逻辑分析仪自动为每一条内部信号添加一个网表端口，并将端口连接至对应的内部信号；用户为选中的某几条或全部信号设置端口约束，所述逻辑分析仪自动产生端口约束语句；所述逻辑分析仪自动产生新的网表文件和端口约束文件，并告知用户新的网表文件和端口约束文件所在的磁盘路径；用户找到新的网表文件和端口约束文件后，运行布局布线生成码流，将码流下载至开发板；用户通过示波器捕获和抓取芯片的实时信号。CN112630632ACN112630632A权　利　要　求　书1/1页1.一种基于信号自动拉取的在线逻辑分析仪的实施方法，其特征在于，包括以下步骤：打开逻辑分析仪，读入综合后的网表文件；所述逻辑分析仪自动统计所述网表文件中的所有内部信号；用户选择一条或多条网表的内部信号；所述逻辑分析仪自动为每一条内部信号添加一个网表端口，并将端口连接至对应的内部信号；用户为选中的某几条或全部信号设置端口约束，所述逻辑分析仪自动产生端口约束语句；所述逻辑分析仪自动产生新的网表文件和端口约束文件，并告知用户新的网表文件和端口约束文件所在的磁盘路径；用户找到新的网表文件和端口约束文件后，运行布局布线生成码流，将码流下载至开发板；用户通过示波器捕获和抓取芯片的实时信号。2.根据权利要求1所述的实施方法，其特征在于，所述用户选择一条或多条网表的内部信号时，如果用户选择了重复的内部信号，逻辑分析仪会提示“信号重复”的错误信息并引导用户取消操作。3.根据权利要求1所述的实施方法，其特征在于，所述用户为选中的某几条或全部信号设置端口约束的步骤，在设置端口约束前，逻辑分析仪会列出所有候选项，包括开发板中的所有插针对应的芯片端口地址，用户选择其中一个端口地址，逻辑分析仪会自动生成布局布线工具所支持的端口约束语句。4.根据权利要求3所述的实施方法，其特征在于，如果用户为某个信号设置了重复的芯片端口地址，或者某个芯片端口地址已被占用，逻辑分析仪都将提示错误信息并引导用户取消操作。2CN112630632A说　明　书1/4页基于信号自动拉取的在线逻辑分析仪的实施方法技术领域[0001]本发明涉及数字逻辑分析仪技术领域，尤其涉及一种基于信号自动拉取的在线逻辑分析仪的实施方法。背景技术[0002]在RTL网表运行的信号实时调试过程中，目前流行使用两种在线逻辑分析仪：[0003]1)利用示波器捕获和抓取信号，这些信号只能是RTL网表的端口信号，其主要实施 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 是：[0004]首先对RTL网表进行综合、布局布线，得到二进制码流文件，然后将示波器的探钩连接开发板的插针，设置示波器上的信号触发条件、采样深度、信号缓存大小等，接着将码流文件通过JTAG下载到开发板，下载成功后芯片会立即执行码流中的各项指令，并通过端口向外发送数据至开发板的插针，示波器就可接收到信号数据，待触发条件满足时，观察示波器上的信号电平值是否符合预期，信号数据也可以导出然后使用MATLAB软件进行分析；[0005]2)利用软件实现的在线逻辑分析仪捕获和抓取信号，这些信号可以是RTL网表的端口信号，也可以是内部的任意一条信号，例如美国Xilinx公司开发的ChipScope Pro以及Altera公司开发的SignalTap II。[0006]下面以ChipScope Pro为例，大致介绍利用软件实现的在线逻辑分析仪的实施方案，下面为ChipScope Pro的简化实施 流程 快递问题件怎么处理流程河南自建厂房流程下载关于规范招聘需求审批流程制作流程表下载邮件下载流程设计 ：[0007]首先使用RTL综合工具对RTL文件进行综合，得到综合后的网表文件，然后在软件上配置触发条件、采样深度等，接着在线逻辑分析仪会自动进行编译，并生成结果文件(一种IP核)，然后对IP核进行布局布线，得到码流文件，将码流文件通过JTAG下载到开发板，下载成功后芯片会立即执行码流中的各项指令，并通过JTAG口发送数据，IDE软件接收JTAG数据后，通过 格式 pdf格式笔记格式下载页码格式下载公文格式下载简报格式下载 转换、GUI显示等一系列处理，最终将波形数据实时地显示在PC机的显示器上。[0008]在实现本发明的过程中，发明人发现上述现有技术存在如下缺陷：[0009]1、利用示波器捕获和抓取芯片实时信号的缺陷是，只能抓取RTL网表的端口信号。因为经过逻辑综合和布局布线，只有RTL网表的端口才能被约束到芯片的封装端口上，RTL网表内部的信号无法被直接约束到芯片的封装端口上，也就不能被示波器抓取，因此大大限制了信号抓取的范围。用户如果想抓取内部信号，就必须手动修改RTL网表或其综合后的网表，将内部信号通过新建的端口引出来，然后重新综合、布局布线、生成码流，过程十分繁琐，且容易出现语法问题，最终大大增加了RTL网表的调试周期。[0010]2、利用软件实现的在线逻辑分析仪捕获和抓取芯片实时信号的缺陷主要有以下两个方面：[0011]1)波形数据长度保留较短，一般最多保留几十兆或者上百兆字节的数据，而示波器可以保留1GB字节以上的数据；[0012]2)由于采样信号的保存会占用芯片的逻辑资源、存储器资源和布线资源，当信号3CN112630632A说　明　书2/4页捕获和采样的宽度、深度较大时，将严重占用上述资源，给布局布线带来很大压力，严重时导致布局布线失败，无法满足用户的采样需求。发明内容[0013]有鉴于此，本发明的主要目的在于提供一种基于信号自动拉取的在线逻辑分析仪的实施方法，以期部分地解决上述技术问题中的至少之一。[0014]为了实现上述目的，作为本发明的一方面，提供了一种基于信号自动拉取的在线逻辑分析仪的实施方法，包括以下步骤：[0015]打开逻辑分析仪，读入综合后的网表文件；[0016]所述逻辑分析仪自动统计所述网表文件中的所有内部信号；[0017]用户选择一条或多条网表的内部信号；[0018]所述逻辑分析仪自动为每一条内部信号添加一个网表端口，并将端口连接至对应的内部信号；[0019]用户为选中的某几条或全部信号设置端口约束，所述逻辑分析仪自动产生端口约束语句；[0020]所述逻辑分析仪自动产生新的网表文件和端口约束文件，并告知用户新的网表文件和端口约束文件所在的磁盘路径；[0021]用户找到新的网表文件和端口约束文件后，运行布局布线生成码流，将码流下载至开发板；[0022]用户通过示波器捕获和抓取芯片的实时信号。[0023]其中，所述用户选择一条或多条网表的内部信号时，如果用户选择了重复的内部信号，逻辑分析仪会提示“信号重复”的错误信息并引导用户取消操作。[0024]其中，所述用户为选中的某几条或全部信号设置端口约束的步骤，在设置端口约束前，逻辑分析仪会列出所有候选项，包括开发板中的所有插针对应的芯片端口地址，用户选择其中一个端口地址，逻辑分析仪会自动生成布局布线工具所支持的端口约束语句。[0025]其中，如果用户为某个信号设置了重复的芯片端口地址，或者某个芯片端口地址已被占用，逻辑分析仪都将提示错误信息并引导用户取消操作。[0026]基于上述技术方案可知，本发明的基于信号自动拉取的在线逻辑分析仪的实施方法相对于现有技术至少具有如下有益效果之一：[0027]1、本发明大大简化用户手动修改网表、手动创建端口约束的流程；[0028]2、本发明可以避免用户手动编写文件导致的语法问题；[0029]3、本发明的逻辑分析仪通过自动统计所有内部信号、自动构建网表端口、自动连接端口和内部信号、自动生成新的网表文件、自动生成端口约束语句、自动生成新的端口约束文件等自动行为，极大提高了用户在寻找内部信号、构建新网表、编写端口约束文件等方面的效率；[0030]4、本发明的逻辑分析仪的操作对象不仅局限于逻辑综合后的网表，对RTL原始网表同样适用；[0031]5、本发明的逻辑分析仪通过与示波器的结合，既继承了示波器采样功能强大的优点，又避免了软件编写的在线逻辑分析仪数据保留较短、资源占用较大时影响布局布线的4CN112630632A说　明　书3/4页缺点。附图说明[0032]图1是本发明实施例提供的基于信号自动拉取的在线逻辑分析仪的实施方法的流程示意图；[0033]图2是本发明实施例提供的逻辑分析仪实际操作主界面；[0034]图3是本发明实施例提供的逻辑分析仪添加端口约束的操作界面。具体实施方式[0035]为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。[0036]本发明提出了一种基于信号自动拉取的新型在线逻辑分析仪(以下简称分析仪)，能够引导用户选择任意一条或多条RTL内部信号，然后自动生成新的RTL端口并连接用户选择的RTL内部信号，同时还能引导用户对RTL端口进行封装约束，自动产生新的综合后的网表和端口约束文件，极大简便了用户手动引出RTL内部信号的流程，并避免手动编写网表或端口约束文件带来的语法问题，最终极大缩短了RTL网表的调试周期。[0037]如图1所示，为基于基于信号自动拉取的在线逻辑分析仪的实施方法的流程示意图，具体包括以下步骤：[0038]第一步：打开分析仪，读入综合后的网表文件；[0039]第二步：分析仪自动统计网表文件中的所有内部信号(wire、reg等声明)，并以下拉列表的形式排序后显示给用户；[0040]第三步：用户选择一条或多条网表的内部信号，如果用户选择了重复的内部信号，分析仪会提示“信号重复”的错误信息并引导用户取消此操作；[0041]第四步：分析仪自动为每一条内部信号添加一个网表端口，并将端口连接至该内部信号，因此该内部信号就被拉取到网表的端口上，例如网表中有以下RTL代码：[0042]module test(a，b，c)；[0043]input a；[0044]input b；[0045]output c；[0046]wire w；[0047]assign w＝a&b；[0048]assign c＝w&！b；[0049]endmodule[0050]用户想用分析仪抓取wire w的信号波形，那么只需要在分析仪界面中选择w信号，分析仪将自动为w信号添加一个端口(例如取名为w_pull)，并通过verilog语法中给的assign语句赋值给w信号，修改后的RTL代码如下：[0051]module test(a，b，c，w_pull)；[0052]input a；[0053]input b；5CN112630632A说　明　书4/4页[0054]output c；[0055]output w_pull；[0056]wire w；[0057]wire w_pull；[0058]assign w＝a&b；[0059]assign c＝w&！b；[0060]assign w_pull＝w；[0061]endmodule[0062]第五步：用户可以为选中的某几条或全部信号设置端口约束，设置前，分析仪会列出所有候选项，包括开发板中的所有插针对应的芯片端口地址，用户选择其中一个端口地址，分析仪会自动生成布局布线工具所支持的端口约束语句，如果用户为某个信号设置了重复的芯片端口地址，或者某个芯片端口地址已被占用，分析仪都将提示错误信息并引导用户取消此操作；[0063]第六步：用户确认后，分析仪根据第四步和第五步的操作，自动产生新的网表文件和端口约束文件，并告知用户这些文件所在的磁盘路径；[0064]第七步：用户找到新的网表文件和端口约束文件后，运行布局布线生成码流，将码流下载至开发板；[0065]第八步：用户通过示波器捕获和抓取芯片的实时信号。[0066]通过以上步骤可以看出，分析仪帮助用户统计出了所有内部信号和可用的端口约束地址，并能自动修改网表、自动产生端口约束文件，而用户只需要在分析仪提供的这些数据中点击选择适合自己应用的信号和端口，非常简便，可以更快速地进行自己的设计的验证工作。[0067]如图2所示为分析仪实际操作主界面，图中的“vqm”实际为经过逻辑综合后的网表文件，“物理约束文件”实际为端口约束文件。如图3所示为分析仪添加端口约束的操作界面。[0068]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。6CN112630632A说　明　书　附　图1/2页图17CN112630632A说　明　书　附　图2/2页图2图38