半导体器件和用于制造半导体晶片的方法

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN113140457A(43)申请公布日2021.07.20(21)申请号202110072698.8(22)申请日2021.01.20(30)优先权数据20152742.12020.01.20EP(71)申请人英飞凌科技股份有限公司地址德国瑙伊比贝尔格市坎芘昂1－15号(72)发明人H·布雷赫　A·比尔纳　J·泰南　(74)专利代理机构中国专利代理(香港)有限公司72001代理人刘 书 关于书的成语关于读书的排比句社区图书漂流公约怎么写关于读书的小报汉书pdf 航　周学斌(51)Int.Cl.H01L21/335(2006.01)H01L29/772(2006.01)H01L27/085(2006.01)权利要求书2页说明书14页附图13页(54)发明名称半导体器件和用于制造半导体晶片的MATCH_ word word文档格式规范word作业纸小票打印word模板word简历模板免费word简历 _1713267973702_0(57)摘要公开了半导体器件和用于制造半导体晶片的方法。在实施例中，用于制造半导体晶片的方法包括：在具有厚度tw的异质晶片的第一表面上外延生长III‑V族半导体，第一表面能够支持至少一个III‑V族半导体层的外延生长，晶片具有与第一表面相对的第二表面；移除III‑V族半导体的部分以产生包括被布置在晶片的第一表面上的III‑V族半导体的多个台面；将绝缘层施加到晶片的被布置在台面之间的区；以及逐渐地移除晶片的第二表面的部分，暴露在与台面相邻的区中的绝缘层并且产生经加工的第二表面。CN113140457ACN113140457A权　利　要　求　书1/2页1.一种用于制造半导体晶片的方法，所述方法包括：在具有厚度tw的异质晶片的第一表面上外延生长III‑V族半导体，第一表面能够支持至少一个III‑V族半导体层的外延生长，异质晶片具有与第一表面相对的第二表面；移除III‑V族半导体的部分以产生包括被布置在异质晶片的第一表面上的III‑V族半导体的多个台面；将绝缘层施加到异质晶片的被布置在台面之间的区；逐渐地移除异质晶片的第二表面的部分，暴露在与台面相邻的区中的绝缘层，并且产生经加工的第二表面。2.根据权利要求1所述的方法，进一步包括移除异质晶片的第一表面的部分，以在横向上相邻于台面的区中形成经加工的第一表面并且形成在异质晶片的第一表面与III‑V族半导体结构之间的界面，该界面跨台面的宽度延伸。3.根据权利要求1或2所述的方法，其中，逐渐地移除异质晶片第二表面的部分包括将晶片的在台面下方的厚度tw减小到厚度t，其中，t≤20μm，或者t≤2μm或t≤1μm。4.根据权利要求1至3之一所述的方法，其中，移除异质晶片的第二表面的部分包括由研磨晶片的第二表面、抛光晶片的第二表面、化学机械抛光晶片的第二表面和蚀刻晶片的第二表面构成的组中的至少之一。5.根据权利要求1至4中的任何一项所述的方法，其中施加绝缘层包括：将绝缘层沉积到台面和在台面之间的区上，使得绝缘层具有至少与台面的高度一样大的厚度，并且台面被利用绝缘层覆盖；对绝缘层进行平坦化并且形成包括台面的上表面和绝缘层的上表面的被平坦化的表面。6.根据权利要求5所述的方法，进一步包括：在绝缘层上形成被结构化的掩模，被结构化的掩模具有在台面上方的开口，开口具有小于台面的横向面积的横向面积；移除在开口内的绝缘层的部分并且减小布置在台面上方的绝缘层的部分的厚度；以及逐渐地移除掩模和绝缘层的部分以产生包括台面的上表面和绝缘层的上表面的被平坦化的表面。7.根据权利要求1至6之一所述的方法，进一步包括在晶片的被布置在台面之间的区上以及可选地在台面的侧面上形成停止层，并且移除晶片的第二表面的部分包括暴露在与台面相邻的区中的停止层。8.根据权利要求1至7之一所述的方法，进一步包括在III‑V族半导体上形成金属化结构，金属化结构为晶体管结构提供源极、栅极和漏极。9.根据权利要求8所述的方法，其中，金属化结构包括：被布置在每个台面上的栅极指状物和漏极指状物；漏极总线，其将布置在第一台面上的第一漏极指状物与布置在第二台面上的第二漏极指状物电耦合，漏极总线至少部分地在绝缘层上被布置成在横向上相邻于第一台面和第二台面；以及栅极总线，其将布置在第一台面上的第一栅极指状物与布置在第二台面上的第二栅极指状物电耦合，栅极总线至少部分地在绝缘层上被布置成在横向上相邻于第一台面和第二2CN113140457A权　利　要　求　书2/2页台面。10.根据权利要求8或9所述的方法，金属化结构进一步包括位于第一台面和第二台面之间的绝缘层中的至少一个源极通孔，其中，所述至少一个源极通孔被电耦合到源极区，源极区被布置在绝缘层上并且在第一台面和第二台面之间延伸，并且被电耦合到在经加工的第二表面上的金属层。11.根据权利要求1至10之一所述的方法，其中，III‑V族半导体是III族氮化物，并且异质晶片是单晶硅。12.一种半导体器件，包括：多个台面，每个台面包括外延的基于III族氮化物的多层结构；具有上表面和下表面的绝缘基质，其中，台面的侧面被嵌入在绝缘基质中，并且台面的顶表面实质上与绝缘基质的上表面共面；以及金属化结构，其包括：被布置在每个台面的顶表面上的栅极指状物和漏极指状物；漏极总线，其将布置在第一台面上的第一漏极指状物与布置在第二台面上的第二漏极指状物电耦合；以及栅极总线，其将布置在第一台面上的第一栅极指状物与布置在第二台面上的第二栅极指状物电耦合。13.根据权利要求12所述的半导体器件，其中，漏极总线和栅极总线被至少部分地布置在绝缘基质的上表面上，并且金属化结构进一步包括：源极区，源极区被布置在绝缘层上并且在第一台面和第二台面之间延伸。14.根据权利要求12或13所述的半导体器件，其中，金属化结构进一步包括：延伸通过绝缘基质的源极通孔，源极通孔被电耦合到源极区；以及在绝缘层的下表面上的金属层。15.根据权利要求14所述的半导体器件，其中，金属层完全覆盖半导体器件的背部表面，或者金属层包括被布置在半导体器件的背部表面上的多个分立的区。3CN113140457A说　明　书1/14页半导体器件和用于制造半导体晶片的方法背景技术[0001]迄今，在功率电子应用中使用的晶体管已经典型地是利用硅(Si)半导体材料制造的。用于功率应用的常见的晶体管器件包括Si CoolMOS®、Si功率MOSFET和Si绝缘栅双极晶体管(IGBT)。最近，已经考虑了碳化硅(SiC)功率器件。诸如氮化镓(GaN)器件的III族‑N半导体器件现在正作为用以承载大电流、支持高电压以及提供非常低的导通电阻和快速开关时间的有吸引力的候选而出现。然而，进一步的改进是合期望的。发明 内容 财务内部控制制度的内容财务内部控制制度的内容人员招聘与配置的内容项目成本控制的内容消防安全演练内容 [0002]根据本发明，一种用于制造半导体晶片的方法包括：在具有厚度tw的异质晶片的第一表面上外延生长III‑V族半导体，第一表面能够支持至少一个III‑V族半导体层的外延生长，晶片具有与第一表面相对的第二表面；移除III‑V族半导体的部分以产生包括被布置在异质晶片的第一表面上的III‑V族半导体的多个台面；将绝缘层施加到异质晶片的被布置在台面之间的区；以及逐渐地移除异质晶片的第二表面的部分，暴露在与台面相邻的区中的绝缘层并且产生经加工的第二表面。[0003]在一些实施例中，方法进一步包括移除异质晶片的第一表面的部分，以形成在横向上相邻于台面的区中的经加工的第一表面以及形成在异质晶片的第一表面和III‑V族半导体结构之间的跨台面的宽度延伸的界面。[0004]在一些实施例中，逐渐地移除异质晶片的第二表面的部分包括将异质晶片的在台面下的厚度tw减小到厚度t，其中t≤20μm，或者t≤2μm或t≤1μm。在一些实施例中，t=0。在一些实施例中，0μm 流程 快递问题件怎么处理流程河南自建厂房流程下载关于规范招聘需求审批流程制作流程表下载邮件下载流程设计 图。具体实施方式[0053]在下面的详细描述中，参照随附附图，随附附图形成在此的一部分，并且在附图中通过图示的方式示出其中可以实践本发明的具体实施例。在这方面，参照所描述的(多个)图的定向使用诸如“顶部”、“底部”、“前面”、“后面”、“前端”、“末尾”等的方向术语。因为实施例的组件可以是以许多不同的定向定位的，所以方向术语被用于说明的目的并且绝不是进行限制。要理解，在不脱离本发明的范围的情况下，可以利用其它实施例并且可以作出结构或逻辑上的改变。下面对本发明的详细描述不应是在限制的意义上看待的，并且本发明的范围由所附权利要求限定。[0054]下面将解释许多示例性实施例。在这种情况下，在各图中相同的结构特征由相同或相似的参考标号标识。在本描述的上下文中，“横向”或“横向方向”应当被理解为意味着一般地平行于半导体材料或半导体载体的横向延伸而行进的方向或延伸。因此横向方向一般地平行于这些表面或侧而延伸。与此相对，术语“竖向”或“竖向方向”被理解为意味着一般地垂直于这些表面或侧并且因此垂直于横向方向而行进的方向。因此竖向方向在半导体材料或半导体载体的厚度方向上行进。[0055]如在本说明书中采用的那样，当诸如层、区或衬底的元素被提及为“在另一元素上”或者“延伸到另一元素上”时，其可以直接在另一元素上或者直接延伸到另一元素上，或者也可以存在中间元素。与此相对，当元素被提及为“直接在另一元素上”或者“直接延伸到另一元素上”时，不存在中间元素。[0056]如在本说明书中采用的那样，当元素被提及为“连接”或“耦合”到另一元素时，其可以被直接连接或耦合到另一元素或者可以存在中间元素。与此相对，当元素被提及为“直接连接”或“直接耦合”到另一元素时，不存在中间元素。[0057]如在此使用的那样，用语“III族氮化物”指代化合物半导体，其包括氮(N)和至少7CN113140457A说　明　书5/14页一种III族元素(包括铝(Al)、镓(Ga)、铟(In)和硼(B))，并且例如包括但是不限制于其合金中的任何一种，诸如氮化铝镓(AlxGa(1‑x)N)、氮化铟镓(InyGa(1‑y)N)、氮化铝铟镓(AlxInyGa(1‑x‑y)N)、氮化镓砷磷(GaAsaPbN(1‑a‑b))和氮化铝铟镓砷磷(AlxInyGa(1‑x‑y)AsaPbN(1‑a‑b))。氮化铝镓和AlGaN指代由表达式AlxGa(1‑x)N描述的合金，其中0＜x＜1。[0058]在一些III‑V族半导体器件中，III‑V族半导体多层结构被外延生长在包括不同材料的支持衬底上，支持衬底也可以被称为异质衬底。在一些实施例中，衬底是晶片。III‑V族半导体多层结构被图案化以形成被由支持衬底的各区彼此间隔开的多个分立的台面。支持衬底的这些区可以被填充有绝缘材料(例如氧化物或氮化物)，其可以形成与台面的上表面实质上共面的表面。一个或多个器件(例如晶体管器件)被形成在支持衬底上的一些或所有台面中。绝缘材料也可以被用于减少衬底或晶片弯曲，所述弯曲可能是由产生自III‑V族半导体和支持衬底之间的晶格参数上的差异的压缩应力或拉伸应力引起的。所得到的结构可以被称为复合晶片。[0059]图1包括图1a至图1e，图示根据实施例的制造半导体晶片10的方法。图1a图示在具有厚度tw的异质晶片13的第一表面12上的III‑V族半导体11的外延生长。异质晶片13的第一表面12能够支持至少一个III‑V族半导体层的外延生长。异质晶片具有与第一表面12相对的第二表面14。[0060]如在此使用的那样，术语“异质”晶片指示由不同于III‑V族半导体的材料形成的晶片。例如，异质晶片13可以包括硅并且可以由单晶硅晶片形成或者由形成在进一步的衬底上的外延硅层形成。III‑V族半导体可以是例如砷化镓或者基于氮化镓的。[0061]III‑V族半导体11可以包括可以具有相同或不同的组分的一个或多个层。在一些实施例中，例如，III‑V族半导体是基于III族氮化物的半导体。在一些实施例中，III‑V族半导体11包括由具有不同组分的III族氮化物层形成的多层堆叠。在图6中图示了可以被外延生长在第一表面12上的多层堆叠的示例。[0062]异质晶片13可以具有六英寸或八英寸的直径，并且可以具有250 µm的厚度。III‑V族半导体11被外延生长在半导体晶片13的第一表面12上以形成连续的无中断的层。[0063]如在图1b中图示那样，如在图1b中由箭头18示意性地指示的那样，移除III‑V族半导体11的部分以形成多个台面15，其中的一个台面15在图1中图示，包括被布置在异质晶片13的第一表面12上并且被由第一表面12的可以被称为非器件区的各区彼此间隔开的III‑V族半导体。在该实施例中，在形成台面之后，第一表面12保持为实质上平坦。各台面15中的每个包括侧面16和顶面17，并且各台面15被彼此间隔开地定位在第一表面12上。台面15可以被认为从晶片13的第一表面12突出。[0064]图1c图示将绝缘层19施加到异质晶片13的第一表面12中的被布置在台面15之间的区，即施加到第一表面12的非器件区。至少台面15的侧面16被嵌入在绝缘层19中。绝缘层19具有实质上与台面15的顶面17共面的顶面20。台面15因此嵌入在绝缘层19中并且被绝缘层19在横向上完全围绕。绝缘层19可以包括氧化物和/或氮化物并且可以包括一个或多个子层。在方法中的该阶段处，包括不同组分的横向区(即台面15的III‑V族半导体材料和层19的绝缘材料)的复合层被形成在晶片13的第一表面12上。[0065]如在图1d中图示那样，如由箭头21示意性地指示的那样，然后逐渐地移除晶片13的第二表面14的部分。晶片13的第二表面14的部分可以是通过研磨、抛光、化学机械抛光和8CN113140457A说　明　书6/14页蚀刻中的一种或多种来移除的。载体衬底或晶片可以被施加到第一侧，即台面15和绝缘层19，并且在移除第二表面14期间用作为支持部。如在图1d中图示那样，暴露与台面15相邻的区中的绝缘层19以产生经加工的第二表面，经加工的第二表面包括台面15的III‑V族材料的岛状部，并且被绝缘层19的部分围绕。经加工的第二表面可以被认为是共面表面24，其包括由台面15的下表面22和绝缘层19的下表面23形成的区域。[0066]在图1e中图示的实施例中，半导体衬底13已经被完全移除，使得其厚度tw被跨整个横向区域逐渐地减小到0。所产生的结构可以被认为是复合晶片10，其包括由台面15提供的III‑V族材料的岛状部，台面15从复合晶片10的上表面38延伸到下表面24，具有嵌入在由绝缘层19形成的基质内的侧面16。基质具有上表面20和下表面23，其实质上与台面15的上表面和下表面共面以形成实质上平坦的复合晶片10。[0067]在一些实施例中，在逐渐地移除晶片13的第二表面14的部分之前，半导体器件可以被形成在台面15内。在一些实施例中，一个或多个电极25可以被形成在台面15的上表面17上。例如，每个台面可以提供晶体管器件并且在顶面17上包括源极电极、栅极电极和漏极电极。在一些实施例中，两个或更多个台面15可以一起形成半导体器件。可以提供导电再分配结构，其在绝缘层19的顶面20上延伸，并且还在台面15的顶面17上延伸。[0068]图2(其在此包括图2a至图2d)图示根据实施例的制造半导体晶片10的方法。[0069]在图2中图示的方法中，III‑V族半导体11被外延生长在异质晶片13的第一表面12上，如在图1a中图示那样。如由箭头18指示的那样，移除III‑V族半导体11的部分以产生多个台面15，其包括被通过第一表面12的部分彼此间隔开的、位于异质晶片13的第一表面12上的III‑V族半导体11。在图2中图示的实施例中，在已经从第一表面12的区移除III‑V族半导体11以产生仅包括从异质晶片13的第一表面12突出的III‑V族材料的台面之后，继续移除处理，并且还移除晶片13的部分，以便在横向上相邻于台面15的区中(即在非器件区中)形成经加工的第一表面12'。因此晶片13的第一表面12包括：具有厚度tw的突出区，其被由III‑V族半导体11封盖；以及具有由新加工的第一表面12'形成的底部和实质上与台面15的III‑V族半导体材料的侧面16在竖向上对准的侧面26的凹部。在III‑V族半导体材料11和异质衬底13之间形成界面27，其跨台面15的宽度延伸并且位于在新的第一表面12'的平面上方的平面中。在被定位为在横向上相邻于台面15并且未被III‑V族半导体材料覆盖的区中，异质晶片13具有小于tw的厚度tr。[0070]如在图2b中图示那样，然后将绝缘材料19施加到晶片13的位于台面15之间的区，使得第一表面12中的凹部被填充有绝缘材料19，并且除了凹部的侧面26和底部12'之外，台面15的侧面16也被填充有绝缘层19。绝缘层19具有实质上与台面15的顶面17共面的顶面20。然后可以例如通过将金属化结构25施加到台面15的顶表面17来在台面15中形成器件。[0071]如在图2c中图示那样，如由箭头21示意性地指示的那样，方法通过逐渐地移除晶片13的第二表面14的部分而继续，以便暴露在横向上相邻于台面15的区中的绝缘材料19并且产生新的表面24。由于在第一表面12中形成凹部12'，晶片13的第一表面12的被定位为在横向上相邻于台面15的区与晶片的初始厚度tw和晶片13的在台面15的III‑V族材料下面的厚度相比具有减小的厚度tr。当在新的第二表面24中暴露出绝缘层19时，晶片13的位于台面15的III‑V族材料下面的材料保留在台面15的底部处，使得新的表面24包括由异质晶片13(例如硅)的被由绝缘材料19的暴露的表面23横向地围绕的材料形成的岛状部28。9CN113140457A说　明　书7/14页[0072]在这些实施例中，晶片13的在台面15下面的厚度tw被减小到厚度t，由此t小于20μm或小于2μm或小于1μm。晶片的在横向上相邻于台面15的区中的厚度被减小到0。由于晶片的一部分保留在台面15下面，因此t大于0。异质晶片13的该保留的部分可以具有例如0.1μm的最小厚度。在一些实施例中，0μm＜t≤20μm，或者0μm＜t≤2μm或0μm＜t≤1μm。在一些实施例中，0.1μm＜t≤20μm，或者0.1μm＜t≤2μm或0.1μm＜t≤1μm。[0073]图2d图示平坦的复合晶片10，其具有包括台面15的结构，台面15包括由异质晶片13的保留的材料形成的第一底部衬底29和III‑V族半导体层11。台面15被绝缘材料19在横向上围绕，使得顶表面是由通过台面15的顶表面17形成的III‑V族材料的岛状部的顶表面17和绝缘材料19的顶表面20形成的。复合晶片的下表面包括异质衬底13的被由绝缘材料19在横向上围绕的材料的岛状部，复合晶片的下表面形成实质上共面的下表面24，其包括台面15的下表面28和绝缘材料19的下表面23，台面15的下表面28包括异质衬底的材料而不是III‑V族半导体材料。形成在III‑V族半导体层11和异质衬底的第一表面12之间的界面27跨台面15的整个宽度延伸并且被由绝缘层19界定。[0074]底部衬底29为III‑V族半导体提供机械支持。由于底部衬底29的减小的厚度，在2d中图示的结构对于生产如下的半导体器件而言可以是有用的：该半导体器件具有在III‑V族半导体的背侧和底部衬底29被安装于其上的进一步的衬底(例如管芯焊盘)之间的更低的热阻。附加地，由于通孔延伸通过其的底部衬底29的厚度被减小，因此该结构对于生产具有贯穿的本体通孔的半导体器件而言可以是有用的。[0075]在将绝缘材料19施加到异质衬底13的在相邻于突出的台面15的区中的第一表面12之后，可以执行平坦化处理以形成包括台面15的顶表面17和绝缘材料19的顶表面20的平坦表面。参照图3图示用于形成该平坦表面的方法的实施例。[0076]图3总共包括图3a至图3c，图示用于平坦化可以被使用在图1和图2中图示的方法中的半导体晶片的方法。如在图3a中图示那样，初始地将绝缘层19施加到晶片13的第一表面12，使得其完全覆盖台面15以及晶片13的在台面15之间的位置中的第一表面12，使得绝缘层19具有包括位于台面15上方的突出部30和位于台面15之间的区中的凹部32的外部轮廓31。台面15的边缘完全被绝缘材料19覆盖并且位于突出部30下方。突出部30具有大于台面15的横向面积Am的横向面积Ap。凹部32包括位于在台面15的顶表面17的平面上方的平面中的下表面31。凹部31具有小于相邻的台面15之间的区的横向面积Ar的横向面积Ai。[0077]图3b图示被施加到初始的绝缘层19的掩模33和在每个台面15上方的位置处形成在掩模33中的开口34。掩模可以是由光致抗蚀剂形成的软掩模或硬掩模。开口34在其底部处具有小于台面15的横向面积Am的横向面积Ab。移除绝缘材料19的被暴露在开口34的底部处的部分，以便形成在绝缘层19中的被由形成于绝缘材料19的突出部35围绕的凹部36。台面15的外周边缘被由突出部35提供的绝缘层的更厚的部分覆盖。[0078]凹部36具有由绝缘层19的材料形成的底部37，从而台面15的顶表面17仍然被绝缘层19的保留的部分覆盖。底部37可以位于与凹部32的底部31位于其中的平面类似的平面中。然后逐渐地移除掩模33和绝缘层19，使得台面15的顶表面17被露出并且绝缘层19的厚度被减小，从而绝缘层19的在台面15之间的区中的顶表面20实质上与台面15的顶面17共面并且形成被平坦化的表面38，如在图3c中图示那样。[0079]因此，绝缘层19被在两个阶段中从在台面15的中心部分上方的区中移除：首先通10CN113140457A说　明　书8/14页过在绝缘层19的初始的突出的部分30中形成凹部36；以及然后通过移除覆盖台面15的外周区并且围绕凹部36的保留的突出的部分35，随后形成平坦化的复合表面38，如在图3c中图示那样。[0080]图4图示晶片10的实施例，其中，在施加绝缘层19之前，在晶片13的第一表面12的在台面15之间的位置处的区上形成停止层40。在其它未图示的方法中，停止层40被附加地形成在台面的侧面16上，并且在其中台面15包括底部衬底29的实施例中被形成在底部衬底29的侧面26上。然后根据在此描述的实施例之一施加绝缘层19。停止层40在移除晶片13的第二表面14期间作为停止层起作用。停止层40可以包括碳或非晶碳、非晶氢化碳。[0081]在一些实施例中，可以在施加绝缘层19之前将停止层41施加到台面15的顶面17。在形成平坦化的表面时该停止层41在移除绝缘层19期间作为停止层起作用。停止层41可以包括碳或非晶碳、非晶氢化碳。[0082]图5图示晶片10的实施例，其中台面15包括底部衬底29。寄生沟道抑制区50被形成在III‑V族半导体11和异质衬底13的第一表面12之间的界面27处。寄生沟道抑制层50具有与台面15的横向延伸对应的横向延伸，并且与台面15的侧面16相交。寄生沟道区50可以包括非晶层或多晶层或高缺陷密度区或注入的物质。[0083]在形成在异质衬底(诸如硅)上的III‑V族半导体器件(诸如基于GaAs的器件或基于GaN的器件)中，寄生导电沟道可能形成在衬底和III‑V族半导体器件之间的界面处。在器件的电极(诸如在晶体管器件的情况下为漏极电极)与这些寄生电子沟道或空穴沟道之间的耦合可能导致损耗并且限制性能。寄生沟道抑制区50用于减轻或消除这样的寄生沟道的影响或者防止形成这样的寄生沟道。[0084]寄生沟道抑制区50可以具有电荷迁移率降低区和/或电荷密度降低区的形式。[0085]电荷迁移率降低区50用于阻碍形成在III‑V族半导体和异质晶片13的第一表面12之间的界面27处的电荷的移动，并且因此降低由于在漏极电极57和器件背部上的电极之间形成寄生导电沟道所致的RF损耗。[0086]可以通过提供阻碍或抑制在III‑V族半导体和异质衬底之间的边界处或界面处的电荷迁移率的寄生沟道抑制区50来降低这些寄生电荷沟道的影响。[0087]在一些实施例中，提供了如下的寄生沟道抑制区：其是高电阻的，从而防止或阻碍自由电荷移动。在这些实施例中，寄生沟道抑制提供了电荷迁移率降低区。电荷迁移率降低区可以包括非晶层或区、多晶层或区或者高缺陷层或区。电荷迁移率降低区还可以包括非晶部分和/或多晶部分的组合。[0088]在一些实施例中，提供了如下的寄生沟道抑制区：其通过在III‑V族半导体和异质衬底之间的边界处或界面处提供电荷密度降低区来降低电荷密度。电荷密度降低区可以包括用于俘获自由电荷的陷阱，因此降低电荷密度并且防止形成寄生的导电电子沟道或空穴沟道。[0089]在一些实施例中，使用用以降低自由电荷的密度的电荷陷阱和用以防止自由电荷移动的高电阻区的组合来抑制寄生沟道。[0090]在一些实施例中，直接物理地中断在恰在器件下方的III V/衬底界面处存在的任何移动电荷寄生沟道，并且通过调整位于该界面的区域上(即在界面上方和下方)的层的组分来补偿电荷。11CN113140457A说　明　书9/14页[0091]在一些实施例中，通过将物质注入到晶片13的第一表面12中并且然后在这之后在第一表面12上外延生长III‑V族半导体11来形成寄生沟道抑制区50。[0092]在其它实施例中，寄生沟道抑制区50可以是通过将物质注入到晶片13的第二表面14中而形成的。可以在移除晶片13的部分以暴露绝缘层19的部分之后将物质注入到新的第二表面24中。由于与异质晶片13的初始厚度tw相比位于台面15的底部的底部衬底29的保留部分的被减小的厚度t，该方法是更容易执行的。[0093]在一些实施例中，通过注入诸如Ar+离子的物质来形成电荷迁移率降低区。所注入的物质可以包括由Ar、Kr、Xe、Ne、He、N、O、H、Fe、C、Si和Al构成的组中的一种。注入的物质可以是离子。[0094]在一些实施例中，物质可以是在两种或更多种不同的能量下注入的，以便增加电荷迁移率降低区50的注入深度和厚度。在特定的示例中，物质是Ar+离子，其是以1e13cm‑2至5e15cm‑2或1e14cm‑2至5e15cm‑2的注入剂量在20 keV至250keV的范围内的能量下注入的。在一个示例中，物质是在50 keV下以3e14cm‑2的离子注入剂量以及在250keV下以3e14cm‑2的离子注入剂量注入的。[0095]在一些实施例中，电荷迁移率降低区50被包括电荷陷阱的电荷密度降低区替代。电荷迁移率降低区可以由高陷阱密度的区构成，其中电子或空穴占据陷阱。在这种情况下，可用于电流传导的电子或空穴的数量被减少。由于在界面处的自由电子或空穴的密度上的降低，电荷迁移率降低区50的电阻增加。在一些实施例中，使用高陷阱密度和多晶结构或非晶结构或高缺陷密度结构的组合。[0096]外延的基于III族氮化物的多层结构(诸如在上面描述的用于HEMT的那些)具有大的极化电荷并且是在高温下外延生长的。因此，包括寄生沟道抑制区对于基于III族氮化物的多层结构而言可以是特别有益的。[0097]为了降低RF损耗并且改进器件的效率，在第一方面中，本公开寻求通过抑制寄生沟道中的电子的移动来抑制在这些寄生沟道中的电流流动。在一些实施例中，这是通过在III‑V族半导体材料和衬底之间的边界处提供电荷迁移率降低区来实现的。寄生电子沟道被认为仍然存在并且被电容耦合到漏极电极和在衬底的背部表面上的电极。然而，电荷迁移率降低区防止电流流动通过寄生电子沟道，从而不出现RF损耗。[0098]电荷迁移率降低区可以是高电阻区，其可以是通过在其中形成有寄生电子沟道的位置处(例如在III‑V族半导体层和衬底之间的边界处)形成非晶的或多晶的或高缺陷密度的区而形成的。电荷迁移率降低区可以是通过注入形成的，并且局部地破坏衬底和外延的III族氮化物层的结晶性。可以实现至少4到5个百分点的在漏极效率上的增加。漏极效率是(递送到负载的RF输出功率)/(供给到晶体管漏极端子的DC功率)的比率。[0099]在第二方面中，本公开寻求通过减小在其中形成有寄生沟道的区处的电荷密度来抑制在这些寄生沟道中的电流流动。这是通过在III‑V族半导体层和衬底之间的边界处提供电荷密度降低区来实现的。电荷密度降低区可以包括用于俘获电荷的陷阱，因此防止形成寄生的导电电子或空穴沟道。[0100]电荷密度降低区可以是在其中形成有寄生电子沟道的位置处(例如在III‑V族半导体层和衬底之间的边界处)形成的非晶的或多晶的或高缺陷密度的区。电荷密度降低区可以是通过注入形成的，并且局部地破坏衬底和外延的III族氮化物层的结晶性，并且在这12CN113140457A说　明　书10/14页些区中形成电荷陷阱。[0101]在一些实施例中，寄生沟道抑制区可以包括用于降低电荷密度的高陷阱密度和用于降低电荷迁移率的局部增加的电阻率的组合。[0102]图6图示根据实施例的半导体晶片10的一部分的横截面视图。在图6中图示的实施例中，至少一个腔体60被布置在异质晶片13的在横向上相邻于台面15的第一表面12上。腔体60是由一个或多个绝缘层61形成并且限定的，并且被填充有气体或是真空的。例如，腔体60可以是由布置在相邻的台面15的侧面16上、以及在底部衬底29(如果存在的话)的侧面26上、以及在异质晶片13的被布置在相邻的台面15之间在非器件区中的第一表面12上的绝缘层61限定的。该被衬垫的凹陷可以被进一步的绝缘层62封盖以密封和封闭腔体60。腔体60可以被气体填充或是真空的，该气体或真空可以与在用于沉积封盖62的设备中存在的气体或真空相同或相似。在图6中图示的实施例中，晶片10包括腔体60来取代绝缘材料19。腔体60可以形成最终的半导体器件的一部分。[0103]图6还图示包括被外延生长在第一表面12上的多层III族氮化物结构70的III‑V族半导体层11的实施例。[0104]多层III族氮化物结构70可以被用作为参照图1至图5描述的实施例中的任何一个中的III‑V族半导体层11。[0105]多层的基于III族氮化物的结构70可以包括：生长在异质晶片13的第一表面12上的III族氮化物缓冲结构71；生长在III族氮化物缓冲结构71上的III族氮化物沟道层72；以及生长在III族氮化物沟道层72上的III族氮化物势垒层73。III族氮化物势垒层73可以包括氮化铝镓并且III族氮化物沟道层72可以包括氮化镓，使得在III族氮化物沟道层72和III族氮化物势垒层73之间形成异质结74，异质结74能够支持二维电荷气，例如二维电子气(2DEG)或二维空穴气(2DHG)。[0106]用于硅衬底的基于III族氮化物的缓冲结构71可以包括在硅衬底上的AlN起始层，其可以具有几百纳米(nm)的厚度，随后是AlxGa(1‑x)N层序列，对于每层而言厚度再次为几百纳米，由此在生长AlGaN背侧势垒的GaN层之前，大约50%至75%的Al含量降低到10%至25%。替换地，可以使用超晶格缓冲。再次使用在硅衬底上的AlN起始层。取决于所选取的超晶格，生长AlN和AlxGa(1‑x)N对的序列，其中AlN层和AlxGa(1‑x)N的厚度在5至15nm的范围内。取决于想要的击穿电压，超晶格可以包括在20对和100对之间。替换地，如在上面描述的AlxGa(1‑x)N层序列可以与上面提到的超晶格组合使用。[0107]在一些未图示的实施例中，导电电极可以被布置在台面15的第二表面28上或者被布置在底部衬底29(如果存在的话)上。导电电极可以被耦合到地电位。[0108]如在上面讨论的那样，根据在上面描述的实施例中的任何一个实施例而从晶片制造的半导体器件可以包括单个台面15从而单个台面15提供晶体管器件，或者可以包括被通过导电再分配结构或金属化结构电耦合在一起以形成单个晶体管器件的多个台面15。[0109]图7图示根据实施例的半导体器件80的顶视图。半导体器件80可以是使用根据在此描述的实施例中的任何一个的方法制造的。[0110]半导体器件80包括多个台面15和提供半导体器件80的绝缘基质19的绝缘层19。台面15的侧面16嵌入在绝缘基质19中，并且台面15的顶表面17实质上与绝缘基质19的上表面20共面。每个台面15可以包括III‑V族半导体(诸如III族氮化物)并且可以包括外延的基于13CN113140457A说　明　书11/14页III族氮化物的多层结构(例如参照图6描述的结构)。台面15被提供半导体器件80的绝缘基质的绝缘层19彼此间隔开并且电绝缘。[0111]台面15可以被布置成单个行或者两行或更多行。台面还可以被布置成阵列或者例如被布置成行和列。[0112]半导体器件80包括金属化结构81，其位于半导体器件80的上表面82上。半导体器件80的上表面82由提供绝缘基质19的绝缘层19的上表面20和台面15的顶表面17提供。[0113]金属化结构81包括被布置在每个台面15的顶表面17上的源极指状物85、栅极指状物86和漏极指状物87。源极指状物85、栅极指状物86和漏极指状物87可以是由一个或多个金属层形成的，并且每个具有细长的条带状形状。源极指状物85、栅极指状物86和漏极指状物87实质上彼此平行地延伸。在每个台面15上，栅极指状物86被定位为在横向上在源极指状物85和漏极指状物87之间。金属化结构81进一步包括源极总线88，其将被布置在两个或更多个或所有的台面15上的源极指状物85彼此电耦合。金属化结构81还包括将两个或更多个或所有的漏极指状物87彼此电耦合的漏极总线89和将两个或更多个或所有的栅极指状物86彼此电耦合的栅极总线或栅极流道90。[0114]金属化结构81将台面15电耦合在一起，从而两个或更多个台面15形成单个开关或晶体管器件。[0115]源极总线88位于绝缘层19的在横向上相邻于台面15的侧面并且与台面15的侧面间隔开的位置处的上表面20上。每个源极指状物85不仅被布置在台面15的顶表面17上而且还在绝缘基质19的上表面20上延伸到源极总线88。源极总线88可以实质上垂直于源极指状物85延伸。每个漏极指状物87也位于台面15的顶表面17上并且位于绝缘基质19的上表面20上并且延伸到漏极总线89，漏极总线89位于绝缘基质19的在横向上相邻于台面15的侧面16并且与台面15的侧面16间隔开的位置处的上表面20上。漏极总线89可以位于台面15的与源极总线88相对的一侧上，从而源极指状物85和漏极指状物86在相反的方向上从台面15延伸到绝缘基质19上。[0116]每个栅极指状物86也位于台面15的顶表面17和绝缘基质19的上表面20上并且延伸到栅极总线90。栅极总线90可以被定位为在横向上相邻于源极总线88，并且可以实质上平行于源极总线88延伸。典型地，栅极指状物86和栅极总线90与源极指状物85相比具有更小的厚度，并且是被利用金属化结构81的进一步的绝缘层(在图7的顶视图中看不到)覆盖的，使得栅极指状物86在源极总线88下面延伸，并且被通过该附加的绝缘层与源极总线88电绝缘。[0117]在一些实施例中，在每个台面15上布置有多于三个的指状物。在一些实施例中，在每个台面15上指状物具有对称的布置。如在图7中图示的实施例中，五个指状物被布置在每个台面15上，并且具有源极栅极漏极栅极源极的布置。然而，也可以使用漏极栅极源极栅极漏极的布置。在半导体器件的每个台面15上的指状物的布置可以相同或者可以不同。[0118]在一些实施例中，台面15的每个可以包括支持层，使得半导体器件80的下表面包括被由绝缘基质19的材料在横向上围绕的支持层的材料的多个岛状部。在一些实施例中，半导体器件80还包括根据在此描述的实施例中的任何一个的在III‑V族半导体和支持衬底的第一表面之间的界面处的寄生沟道抑制区。[0119]在一些实施例中，半导体器件80的下表面包括形成台面15的III‑V族半导体材料14CN113140457A说　明　书12/14页的被由绝缘基质19的材料在横向上围绕的岛状部。在这些实施例中，台面15不位于支持层上。[0120]图8A图示根据实施例的半导体器件100的顶视图，并且图8B图示半导体器件100的沿着在图8A中指示的线A‑A的横截面视图。半导体器件100可以是使用根据在此描述的实施例中的任何一个的方法制造的。[0121]半导体器件100包括嵌入在提供半导体器件100的绝缘基质的绝缘层19中的多个台面15。在该实施例中，半导体器件的背部表面111由共面的绝缘层19的下表面23和台面15的下表面22形成。[0122]台面15的侧面16嵌入在绝缘基质19中，并且台面15的顶表面17实质上与绝缘基质19的上表面20共面，如在图7中图示的实施例中那样。在该实施例中，每个台面15具有细长的条带类型的形状，并且多个台面15被布置成单个行，其中台面的长侧实质上彼此平行地延伸。[0123]半导体器件100包括位于半导体器件100的上表面102上的金属化结构101。半导体器件100的上表面102由绝缘层的上表面20和台面15的顶表面17提供。金属化结构101将台面15电耦合在一起，从而多个台面形成单个开关或晶体管器件。金属化结构101在其布局上不同于半导体器件80的金属化结构81。[0124]金属化结构101包括位于每个台面15上的两个漏极指状物87，其延伸到漏极总线89并且被通过漏极总线89电耦合在一起，漏极总线89实质上垂直于漏极指状物87的长度延伸并且在绝缘基质19的上表面20上被定位为在横向上相邻于台面15的第一侧103。漏极指状物87是朝向每个台面15的顶表面17的中心定位的。两个栅极指状物86也位于每个台面15的顶表面17上，使得它们位于漏极指状物87和台面15的纵向侧边缘104之间。栅极指状物86被通过实质上垂直于栅极指状物86的长度延伸的栅极总线90电耦合在一起。在该实施例中，栅极总线90被定位为相邻于台面15的第二侧105，第二侧105与台面15的漏极总线89被相邻于其定位的第一侧103相对。[0125]取代单个源极总线，金属化结构101包括多个源极区106，每个源极区106在台面15中的形成一对的相邻的台面之间延伸。源极区106的每个可以由导电层形成，例如由可以包括一个或多个子层的金属层形成。每个源极区106具有细长的纵向部分107，其位于两个紧接地相邻的台面15中的每个上而与栅极指状物86相邻，从而栅极指状物86定位为在横向上在漏极指状物87和纵向部分107之间。纵向部分107实质上平行于栅极指状物86和漏极指状物87延伸，并且可以被认为提供源极指状物。[0126]纵向部分107、107'被通过在绝缘基质19的介于之间的部分上延伸的多个横越部分108电耦合。在图8中图示的实施例中，横越部分108中的邻近的横越部分被通过完全位于绝缘基质19上的纵向连接部分109电耦合。在图8中图示的实施例中，多个这些结构位于成对的台面15的长侧面104之间。然而，在其它实施例中，可以使用单个源极区106或多个源极区106，所述单个源极区106具有实质上矩形的形状，其在每一成对的台面15之间延伸，所述多个源极区106的每个具有实质上矩形的形状并且每个在成对的台面15之间延伸。[0127]源极区106被通过一个或多个导电的源极通孔110电耦合到半导体器件100的背部表面。源极通孔110位于台面15之间并且延伸通过绝缘基质19。源极通孔110可以在横向上完全被绝缘基质19围绕，并且不延伸通过台面15的III‑V族半导体材料或者不延伸通过任15CN113140457A说　明　书13/14页何支持衬底，所述支持衬底在一些实施例中位于台面15下方。[0128]例如，一个或多个源极通孔110可以位于每个纵向连接部分109下方。源极通孔