数字定时控制器

北京理工大学2012级电子技术课程设计 数字定时控制器 第1章 概述 1.1设计任务 设计一个具有数字钟功能的数字定时控制器 1.2设计要求 1、计时显示范围要求自00时00分00秒到23时59分59秒 2、具有校时功能，可对小时、分、秒分别进行校准 3、要求预选时刻到达时被控对象连续响10秒，蜂鸣器在10秒内断续鸣叫5次，即响1秒停1秒 1.3设计目的 1、学习电子电路系统的设计方法和实验方法 2、掌握EDA仿真设计工具的使用方法 3、培养学生独立分析问题和解决问题的能力，为以后从事电子系统设计和开发应用打好基础 4、学会撰写课程设计 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 ，为今后毕业设计及其报告撰写做好准备 第2章 课程设计内容 2.1 数字钟的基本组成和工作原理 数字钟电路由主体电路（包括振荡电路、分频电路、时分秒计时电路、校时电路和译码显示电路）和功能拓展电路（闹钟电路）组成，其基本逻辑框图如图2-1所示。 工作时，振荡电路产生2HZ的方波信号，经分频电路分频后生成1HZ和0.5HZ的方波信号。其中，校时电路使用2HZ和1HZ的信号，计时电路使用1HZ的信号，闹钟电路使用0.5HZ的信号。秒、分、时计数器均使用2片74LS160搭建而成，秒、分计数器为60进制、时计数器为24进制。当秒计数器计数满60时，输出进位脉冲，送至分计数器计数。当分计数器计数满60时，输出进位脉冲，送至时计数器计数。当时计数器计数满24时，输出清零脉冲，分别送至秒、分、时计数器的清零端完成清零，开始新一天的计时。 2.2 各部分电路的设计与仿真 2.2.1振荡电路 振荡电路采用555计时器与RC组成的多谐振荡电路，在multisim 12中直接使用电路向导即可搭建完成。结构如图2-2 图2-2 555定时器RC振荡电路 电路搭建完成后，555定时器的out管脚即可输出2HZ的方波信号。 2.2.2分频电路 之前已经通过振荡电路获得2HZ的方波信号，设计中还需要1HZ和0.5HZ的方波信号，可通过1/2分频器实现。本设计中采用74LS160作为分频器，74LS160是8421编码的10进制计数器，将其功能设定为计数功能，把2HZ的信号输出到CLK管脚，则其QA管脚便输出1HZ的方波信号，QB管脚输出0.5HZ的方波信号，仿真结果如图2-3 图2-3 分频电路 2.2.3时、分、秒计时电路 时、分、秒计时电路分别由2片74LS160组成。第一片74LS160（作为低位）的进位端（RCO管脚）接至第二片74LS160（作为高位）的时钟端（CLK管脚），这样两片74LS160便组成了一个100进制的计数器。然后通过逻辑门电路译码，当高位160输出为6（QDQCQBQA=0110）时，对高位160进行清零，便把100进制的计数器改造成了60进制，即可用于秒和分的计数。 对于时的计数，只需在门电路译码时稍作改变。当高位160输出为2（QDQCQBQA=0010）且低位160输出为4（QDQCQBQA=0100）时，对两片160同时进行清零，便把100进制的计数器改造成了24进制的计数器。 最后，只需把秒计数器的CLK端接1HZ方波信号，秒计数器的清零信号经非门后连接至分计数器的CLK端，同时分计数器的清零信号经过非门后连接至时计数器的CLK端，这样便组成了一个计时时长为24小时的时钟。 仿真结果如图2-4、图2-5 图2-4 秒、分计数器 （CLK端省略，秒计数器CLK接1HZ方波，分计数器CLK接秒计数器的进位信号） 图2-5 时计数器 （CLK端省略，应接分计数器的进位信号） 2.2.4译码显示电路 译码显示电路采用7段共阴极数码管和其配套的译码芯片74LS248，使用时只需将74LS248的使能端接高电平，7个输出端QA~QG与数码管的7个输入端A~G对应相连，4个输入端ABCD与计时电路芯片74LS160的4个输出端QA~QD对应相接即可，仿真结果如图2-6 图2-6 译码显示电路（以秒计数器为例） 2.2.5校时电路 校时电路老师要求通过一个按键完成“计时-校时-校分-校秒-计时”的循环，于是本设计使用了移位寄存器CD4015，通过逻辑门电路使CD4015的输出Q0Q1Q2Q3在“0000-1000-0100-0010-0001-0000”之间循环，共5个状态，如图2-7所示。其中Q0Q1Q2Q3=0000代 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 暂停，Q0Q1Q2Q3=1000代表计时，Q0Q1Q2Q3=0100代表校时，Q0Q1Q2Q3=0010代表校分，Q0Q1Q2Q3=0001代表校秒。 图2-7 CD4015的5状态循环接线图 要实现校时功能，应把CD4015对应的输出Q0Q1Q2Q3=0100中的Q1与2HZ的校准信号相与、分计时器和Q0相与，两者的结果在相或，最后连接到时计数器的CLK上。校分与校秒的原理类似，不再叙述。原理图如图2-8、2-9、2-10： 图2-8 校时原理图 图2-9 校分原理图 CD4015的Q3 秒计时器CLK CD4015的Q0 图2-10 校秒原理图 2.2.6闹钟电路 闹钟电路的要求是当到达预定时间时，蜂鸣器在10秒内断续鸣叫5次，即响1秒停1秒，因此需要一个0.5HZ的方波信号，与预设时间的译码信号相与，相与的结果送至蜂鸣器。预设时间假设为7时5分，在把7时5分进行译码的同时再把秒计时器十位参与译码，这样刚好能使译码有效时间为10秒，以满足实验要求。 译码电路采用74LS138和逻辑门电路实现，原理如图2-11 图2-11 闹钟电路 2.3 系统总体电路 总体电路图如图2-12所示 图2-12 系统总体电路图 图中，位于右下角的555定时器振荡电路产生2HZ的方波信号，经74LS160分频后得到1HZ和0.5HZ的信号，2HZ信号用于校时校分校秒，1HZ信号用于计时，0.5HZ信号用于闹钟。 电路下方的开关用于控制CD4015的输出，每次按下开关可以使数字钟在“计时-校时-校分-校秒-暂停-计时”共5个状态的循环中切换状态。校时、校分、校秒的设计中采用与门锁存进位信号，使得电路行使校准功能时不会发生进位，行使计时功能时才会进位。 电路中间部分是由6片74LS160组成的计时电路，分为时、分、秒共3个计时器，每个计时器使用2片74LS160组成100进制计时器，然后通过逻辑门调整为24进制、60进制、60进制的计数器用于计时、计分、计秒。 计时部分的上面是7段共阴极数码管和其配套的译码芯片74LS248。译码显示电路与计时电路连接后便可以完成显示功能。 电路上方是闹钟译码电路，由74LS138和逻辑门组成。设计中使用了小时的个位十位、分钟的个位十位、秒的十位共5位数参与译码，这样译码有效的时间便为10秒。译码信号和0.5HZ信号相与，即可得到需要的闹钟信号。 第3章 硬件实验 3.1 硬件实验中遇到的问题 在硬件实验室中，老师告诉我们555定时器产生的方波脉冲是不稳定的，误差很大，应该使用晶振来产生稳定的脉冲信号。在查阅资料后，我们修改了振荡电路，使用32768HZ晶振来产生实验所需的脉冲信号。结果如图3-1 图3-1 晶振产生的32768HZ信号 设计时需要振荡电路中产生2HZ的脉冲信号，那么便需要对32768HZ的信号进行分频，我们采用了14 级二进制串行计数器CD4060来完成这个功能。CD4060的每一级分频都是一个1/2分频，那么经14级分频后，便可获得32768HZ/214=2HZ的信号，原理图如图3-2所示。 图3-2 晶振振荡分频电路 （Multisim12中没有CD4060，便用BD4060代替,实际实验时使用的分频器是CD4060） 另外就是我们最初设计使用6个开关分别控制校时电路时分秒的个位十位，这个 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 需要使用6片74LS160完成置数功能，需要的开关和芯片都很多，不切合实际情况。这个方案被老师否决后，我们小组改用CD4015来完成实验，这个方案只需要一个开关，即可完成“计时-校时-校分-校秒-暂停-计时”5状态的循环。 试验中电路是分块搭建，分别校验功能后再组合起来。整个电路虽然很复杂，但分块后每个模块都比较简单，易于搭建和差错，除了一些小的接线错误外，没有出现其他问题。 图3-3 硬件连线图 3.2硬件实验结果 根据仿真电路依次搭建计时、译码显示、校时、闹钟、振荡电路，分别检测各部分电路功能，无误后再把各个部分组合起来，最终按要求完成了数字电子钟的设计，硬件连接如图3-3 （面包板左上为6片74LS160的计时模块，左下为CD4015和逻辑门组成的校时模块，右上为74LS138和逻辑门组成的闹钟译码电路，右下为晶振和CD4060组成的振荡电路。） 3.2硬件使用情况 如表3-1所示 表3-1 硬件使用情况 名称 数量 74LS160 7 74LS138 4 74LS04 2 74LS08 3 74LS32 3 CD4015 1 CD4060 1 32768HZ晶振 1 20MΩ电阻 1 20PF电容 2 导线 约300根     第4章 课程设计的感想与总结 这次课程设计是我在结束数电模电学习后，第一次使用数模电知识的任务。由于数模电知识的学习是在一两个学期之前，这方面的知识已经有所遗忘，在最初设计方案和仿真时遇到了不小的困难。在选完题的一天里，我重新温习了数电知识，熟知了一些常用芯片如74LS160、74LS161、CD4015、74LS248、74LS04、74LS08、74LS32等的使用方法，同时查阅数字钟的相关资料，了解了数字钟的基本构架和设计思路，最终完成了数字钟的设计与仿真。 硬件实验过程中，主要的难度在于电路十分复杂，不易搭建、布线。另外便是最初方案555定时器被否决，重新使用晶振作为脉冲源，其他方面都比较顺利。 这次课程设计，从设计到仿真到硬件实验再到最后撰写报告，我的收获颇多。设计与仿真过程让我巩固了数模电的相关知识，使我对课堂知识的应用的能力得到了进一步地提升。硬件实验过程锻炼了我的动手操作能力，丰富了我对于各个芯片的使用、排布、接线的经验，最后的报告撰写按照毕业设计报告的 格式 pdf格式笔记格式下载页码格式下载公文格式下载简报格式下载 ，为我未来完成毕业设计作了一个良好的铺垫。