基于VHDL的频率计设计
基于声纹的说话人特征识别
毕 业 论 文（设 计）
题
快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题
目 基于VHDL的频率计设计
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3）其它
摘 要
数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。它不仅可以测量正弦波、方波、三角波、尖脉冲信号，而且还可以测量它们的周期。经过改装，可以测量脉冲宽度，做成数字式脉宽测量仪；在电路中增加传感器，还可以做成数字脉搏仪、计价器等。因此数字频率计在测量物理量方面应用广泛。本设计用VHDL在CPLD器件上实现数字频率计测频系统，能够用十进制数码显示被测信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。
关键字：VHDL语言；频率计；FPGA
The frequency meter based on VHDL design
Abstract
Digital frequency meter is directly with a decimal number to display the measured signal frequency of a measuring device. It not only can measure the sine wave, square wave, triangle wave, pulse signal, but also can measure their cycle. Modified, and can measure pulse width, into a digital pulse width measuring instrument; Add the sensors in the circuit, but also can be made into digital pulse apparatus, meter, etc. So the digital frequency meter has been widely applied in measuring physical quantities. This design with VHDL on the CPLD device to realize digital frequency meter frequency measurement and control system, can use decimal digital display measured signal frequency, but also to measure a variety of other physical quantities. With the characteristics of small volume, high reliability, low power consumption. VDHL programming design was adopted to realize digital frequency meter, in addition to the measured signal of the plastic part and digital display, key input parts, all on a FPGA chip, the whole system is very compact, and with flexible field is modified.
Key Words：VHDL language; Frequency meter; FPGA
目 录
I摘 要
IIThe frequency meter based on VHDL design
IIAbstract
1第一章 绪论
11．1课题的研究背景
11．2频率计发展现状
3第2章 数字频率计的要求
32.1 主要技术指标
32.2 课题的研究内容
4第3章 数字频率计的
方案
气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载
设计
43.1 基本原理
43.1．1 频率计测量频率的设计原理
43.1.2频率计测量频率的原理图
53.2 设计流程图
6第4章 数字频率计各模块功能介绍
64.1频率控制模块的VHDL语言源程序
64.1.1 频率控制模块的程序如下：
74.1.2 频率控制模块CNT12
74.2十进制加法计数器CNT10的VHDL语言源程序
74.2.1 十进制计数器的程序
94.2.2 十进制计数器的顶层设计
94.3系统模块的VHDL语言源程序
94.3.1系统模块的设计
94.3.2 系统模块的程序
134.4 锁存器LOCK的VHDL语言源程序
134.4.1 锁存器LOCK的程序
144.4.2 锁存器LOCK顶层设计图
154.5 译码模块DECODER的VHDL语言源程序
154.5.1 译码模块DECODER的程序
164.6四选一选择器MUX41的VHDL语言源程序
164.6.1 MUX41程序
174.7 四进制计数器CNT4的VHDL语言源程序
174.7.1 四进制计数器CNT4的程序
174.7.2 四进制计数器CNT4
184.8 250分频器的VHDL语言源程序
184.8.1 250分频器的程序
184.8.2 250分频器
第一章 绪论
在科技高度发展的今天，集成电路和计算机应用得到了高速发展。尤其是计算机应用的发展。它在人们日常生活已逐渐崭露头角。大多数电子产品多是由计算机电路组成。而且将来的不久他们的身影将会更频繁的出现在我们身边。各种家用电器多会实现微电脑技术。频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电子测量领域最基本的测量之一。本数字频率计的设计是根据频率计的测频原理，可以选择合适的时基信号对输入被测信号脉冲进行计数，实现测频的目的。
1．1课题的研究背景
随着电子电路技术的发展，频率计从早期的采用分立元件设计发展到后来的采用单元电路和单片机进行设计。早期采用分立元件设计的频率计成品体积大、稳定性差、功耗高而且设计费时、设计周期长，不能很快的将最初的概念设想转为系统实现。在数字电子技术和集成电路迅速发展的影响下，数字频率计不但稳定性得到了提高而且体积也减小了，得到了广泛的应用。但数字频率计仍然存在很多缺点如电路复杂、设计周期较长、测量范围有限、灵活性差等等。此外，现代电子产品更新换代非常的快，在很短的时间内可能就需对电路做出相应的改进以满足新的功能要求。这对传统的通用集成电路来说则需要重新设计、重新布线，而可编程逻辑器件的出现克服了这个缺点。可编程逻辑器件通过编程把通用集成电路集成在一块尺寸很小的硅片上，电路的体积成倍缩小，走线短，减少了干扰，系统的可靠性也得到了提高，而且该类器件重构硬件的结构和工作方式可以通过软件编程的方式实现，使电子设计通过开发语言和开发工具就可实现，体现了硬件电路软设计的思想，硬件设计像软件设计一样灵活、方便快捷，产品的
开发周期也得到了极大的缩短，改变了传统的数字系统设计方法、设计过程和设计观念，也改变了频率计的传统设计方法和设计观念。
大规模可编程逻辑器件的快速发展，使得SOPC(system Oil programmable chip，片上可编程系统)成为可能。界面友好、易学易用的SOPC集成开发工具和高效、灵活的片上系统构建方案，既获得了强大的逻辑控制能力又具备了优良的数据处理能力，实现了真正意义上的片上可编程系统。SOPC具有信号处理快、设计周期短、成本低、易集成等特点，被称为“半导体产业的未来"，这也将成为未来仪器仪表测量系统设计的发展方向。
1．2频率计发展现状
早在1952年美国就生产出了第一台数码管显示的10MHz计数器。目前国内外在频率测量方面的理论和系统方法都比较成熟，而且电子计数器可以实现频率、频率比、周期、时间间隔、脉宽等多种参数的测量，早就突破了早期的只能用来测量频率或进行计数的概念。
目前，频率计正向着多功能化、程控化、智能化和模块化的方向发展，测量技术和工具越来越先进，测频仪器的精度也越来越高，而且微波技术的发展需要测量越来越高的频率。例如，泰克推出的最新频率计／分析仪不仅能够精确测量出频率、周期、时间、脉冲或相位、占空比、Vmax、Vmin、Vp-p等13种以上不同的参数，还提供数据统计、柱状图以及趋势图等被测信号进行全面分析的分析模式，而且还能进行时域的Allan方差测试；泰克的FCA3000和FCA3100系列提供了最高达20GHz的宽频率范围，而且实现了每秒12位数字频率分辨率和单次50 ps(FCA3100)或100 ps(FCA3000)的时间分辨率。程控计数器是电信号的台式测量仪表和系统“器件"，而智能计数器不仅是以上二者，配备不同的传感器后可以成为其他的非电量测量仪表。如配备激光测距传感器可以得到被测距离，配备转速传感器又可以得到平均转速或瞬时转速等。在这些情况下，它就变成了测距仪和转速分析仪，一机多用增加了仪器的灵活度，提高了仪器的利用率、降低了成本、可以减少实验室仪器的品种数型。
目前，频率测量的方法有比较测频法、响应测频法、直接测频法、内插法、游标法、多周期同步法、全同步数字测频法等等。比较测频法和响应测频法测量范围有限而且精度低。直接测频法方法简单，但精度不高；内插法和游标法精度有所提高，但由于采用的是模拟方法，电路设计复杂；精度较高的多周期同步测量法还可以和其他方法如内插法、游标法等结合使用，这样可以在一定的程度上提高测量精度，但没能消除基准频率信号的±1个字的计数误差，而且仍然存在着时标不稳引入的误差和一定的触发误差。全同步数字测频法彻底消除了被测信号和基准频率信号的±1个字的计数误差，精度较高，而且电路实现也不复杂。
通过对上述几种主要测频方法的简单介绍可以了解到，每一种测频方法各有自己的优缺点和使用的场合，在不同的应用条件下具有一定的优势。本设计的频率计决定采用在多周期同步测量法的基础上发展起来的全同步数字测频法进行设计。
第2章 数字频率计的要求
在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更加重要。
2.1 主要技术指标
1.频率范围为：1Hz~50MHz。
2.结果用数码管十进制显示。
3.输入信号电压幅度为50mV～5V。
2.2 课题的研究内容
（1）比较分析常用频率计的原理和差别，选择适合本设计的设计方法。
（2）根据选定的设计方法，依自顶而下的设计方法对频率计进行总体方案的设计和模块的划分。
（3）用VHDL语言对各个模块和顶层电路进行设计。
（4）在QuartusII环境下对设计进行测试和仿真。
（5）对频率计的附件电路进行设计，完成总体的频率计设计，使其成为一个完整系统。
（6）基于VHDL的频率计的方案研究。
第3章 数字频率计的方案设计
6位数字频率计电路的设计, 应用MAX+PLUSⅡ软件平台, 来说明VHDL语言在EDA仿真中的应用。该设计实例的基本功能描述为:
3.1 基本原理
3.1．1 频率计测量频率的设计原理
频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。测频法就是在确定的闸门时间Tw内，
记录
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被测信号的变化周期数（或脉冲个数）Nx，则被是信号的频率为fx=Nx/Tw 。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1 s。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1 s作为闸门时间。原理图：
原理图
3.1.2频率计测量频率的原理图
本设计采用FPGA来实现全同步数字频率计。其系统原理框图如图3.1所示。由图知，设计的绝大部分由FPGA完成。
3.2 设计流程图
使用MAX+PLUSⅡ进行可编程逻辑器件开发主要包括4个阶段：设计输入、编译处理、验证（包括功能仿真、时序仿真、和定时分析）和器件编程，流程如图2. 1所示：
SHAPE \* MERGEFORMAT
图2.1 设计流程图
第4章 数字频率计各模块功能介绍
在原理图中共有5个模块: 频率控制模块、十进制计数器模块、锁存模块、译码模块、系统模块,我们将利用VHDL语言分别对这5个模块进行源程序设计。
4.1频率控制模块的VHDL语言源程序
频率控制信号的输入信号是1HZ，将时钟信号clk 两分频后分别取反赋给锁存使能lock和计数使能端ena，这样计数完成后就能实现数据的锁存。当计数使能和时钟信号同时出现低电平的时候，计数复位信号clr有效，将计数器清零，从新开始计数。
4.1.1 频率控制模块的程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity ctl is
--计数允许、锁存数据和清零三个控制信号
port( clk : in std_logic;
ena : out std_logic;
clr : out std_logic;
lock : out std_logic
);
end ctl;
architecture behav of ctl is
signal div2clk : std_logic;
begin
process(clk)
begin
if clk'event and clk='1' then div2clk<=not div2clk;
end if;
end process;
process(clk,div2clk)
begin
if clk='0' and div2clk='0' then clr<='1';
else clr<='0';
end if;
end process;
lock<=not div2clk; ena<=div2clk;
end;
4.1.2 频率控制模块CNT12
频率控制模块如图4.1
4.2十进制加法计数器CNT10的VHDL语言源程序
六位十进制计数器模块包含六个级联十进制计数器，用来对施加到时钟脉冲输入端的待测信号产生的脉冲进行计数，十进制计数器具有集束使能、清零控制和进位扩展输出的功能。使能信号和清零信号由闸门控制模块的控制信号发生器所产生来对六个级联十进制计数器周期性的计数进行控制。
4.2.1 十进制计数器的程序如下：
Library ieee;
Use ieee.std_logic_unsigned.all;
Use ieee.std_logic_1164.all;
Entity cnt10 is
Port (clk,clr,CS: in std_logic;
QQ: out std_logic_vector(3 downto 0);
cout: out std_logic);
end cnt10;
architecture behav of cnt10 is
begin
process(clk,clr,CS)
variable cqi: std_logic_vector(3 downto 0);
begin
if clr='1' then cqi:=(others=>'0');
elsif clk'event and clk='1' then
if CS='1' then
if cqi<9 then cqi:=cqi+1;
else cqi:=(others=>'0');
end if;
end if;
end if;
if cqi=9 then cout<='1';
else cout<='0';
end if;
QQ<=cqi;
end process;
end behav;
在源程序中COUT是计数器进位输出；QQ[3..0]是计数器的状态输出；CLK是始终输入端；CLR是复位控制输入端，当CLR=1时，QQ[3..0]=0；CS是使能控制输入端，当CS=1时，计数器计数，当CS=0时，计数器保持状态不变。十进制模块如图4.2
4.2.2 十进制计数器的顶层设计
新建一个原理图编辑窗，从当前的工程目录中凋出4个十进制计数器元件shi.sym，并按图4.3所示的4位十进制计数器的顶层原理图完成电路连接。
完成4位十进制计数器的原理图编辑以后，即可进行仿真测试和波形分析，，当CLR=0、CS=1是其计数值在0到9999之间循环变化，COUT为计数进位输出信号，作为后面的量程自动切换模块的输入脉冲。
4.3系统模块的VHDL语言源程序
4.3.1系统模块的设计
系统模块实现对各模块功能的整合，实现整个系统的功能。f_in为测试信号，mclk为输入时钟，carry_out为溢出信号，test_clk_out为内部分频输出的10000HZ信号，方便自测该程序，wei为六个数码管的位选，dula为数码管的段选。在这个模块的设计中，用到了以上介绍的各个模块，它实现的对是整个系统的控制。
4.3.2 系统模块的程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity plj is
port( f_in,mclk : in std_logic;
carry_out,test_clk_out : out std_logic;
wei
: out std_logic_vector(5 downto 0);
dula : out std_logic_vector(7 downto 0)
);
end plj;
architecture behav of plj is
signal dula_temp1,dula_temp2,dula_temp3,dula_temp4,dula_temp5,dula_temp6 : std_logic_vector(7 downto 0);
signal led1,led2,led3,led4,led5,led6 : std_logic_vector(3 downto 0);
signal clk,clk_div1 : std_logic;
signal wei_temp : std_logic_vector(5 downto 0);
component cnt10
--例化语句
port(clk,clr,ena : in std_logic;
cq : out std_logic_vector(3 downto 0);
cout : out std_logic);
end component;
component ctl
port( clk : in std_logic;
ena : out std_logic;
clr : out std_logic;
lock : out std_logic
);
end component;
component reg4
port( clk : in std_logic;
cq : in std_logic_vector(3 downto 0);
led : out std_logic_vector(3 downto 0)
);
end component;
component decode
port
(qin : in std_logic_vector(3 downto 0);
qout : out std_logic_vector(7 downto 0)
);
end component;
signal cout1,cout2,cout3,cout4,cout5 : std_logic;
signal clr1,ena1,lock1 : std_logic;
signal cq1,cq2,cq3,cq4,cq5,cq6 : std_logic_vector(3 downto 0);
begin
u1 : cnt10 port map(clk=>f_in, clr=>clr1,ena=>ena1, cq=>cq1,cout=>cout1);
u2 : cnt10 port map(clk=>cout1,clr=>clr1,ena=>ena1, cq=>cq2,cout=>cout2);
u3 : cnt10 port map(clk=>cout2,clr=>clr1,ena=>ena1, cq=>cq3,cout=>cout3);
u4 : cnt10 port map(clk=>cout3,clr=>clr1,ena=>ena1, cq=>cq4,cout=>cout4);
u5 : cnt10 port map(clk=>cout4,clr=>clr1,ena=>ena1, cq=>cq5,cout=>cout5);
u6 : cnt10 port map(clk=>cout5,clr=>clr1,ena=>ena1, cq=>cq6,cout=>carry_out);
u7 : ctl port map(clk=>clk, clr=>clr1,ena=>ena1,lock=>lock1);
u8 : reg4 port map(clk=>lock1,cq=>cq1, led=>led1);
u9 : reg4 port map(clk=>lock1,cq=>cq2, led=>led2);
u10 : reg4 port map(clk=>lock1,cq=>cq3, led=>led3);
u11 : reg4 port map(clk=>lock1,cq=>cq4, led=>led4);
u12 : reg4 port map(clk=>lock1,cq=>cq5, led=>led5);
u13 : reg4 port map(clk=>lock1,cq=>cq6, led=>led6);
u19:decode port map(qin => led1,qout=>dula_temp1);
u14:decode port map(qin => led2,qout=>dula_temp2);
u15:decode port map(qin => led3,qout=>dula_temp3);
u16:decode port map(qin => led4,qout=>dula_temp4);
u17:decode port map(qin => led5,qout=>dula_temp5);
u18:decode port map(qin => led6,qout=>dula_temp6);
test_clk_out<=clk_div1;
wei<=wei_temp;
process(mclk)
--分频：从50MHZ分出1HZ基准信号 处理后可以产生用于测频所需的计数允许、锁存数据和清零三个控制信号。
variable cnt1 : integer range 0 to 2500;
variable cnt2 : integer range 0 to 10000;
begin
if mclk'event and mclk='1' then
if cnt1=2500 then
cnt1:=0;
clk_div1 <= not clk_div1;
--扫描信号
if cnt2=10000 then
cnt2:=0;
clk <=not clk;
else
cnt2:=cnt2+1;
end if;
else
cnt1:=cnt1+1;
end if;
end if;
end process;
process(clk_div1)
variable count : integer range 0 to 6;
begin
if clk_div1'event and clk_div1='1' then
count := count + 1;
if count=6 then
count := 0;
end if;
end if;
case count is
when 0 => wei_temp <= "111110";dula<=dula_temp1;
when 1 => wei_temp <= "111101";dula<=dula_temp2;
when 2 => wei_temp <= "111011";dula<=dula_temp3;
when 3 => wei_temp <= "110111";dula<=dula_temp4;
when 4 => wei_temp <= "101111";dula<=dula_temp5;
when 5 => wei_temp <= "011111";dula<=dula_temp6;
when others =>NULL;
end case;
end process;
end;
--f_in 为测试信号，mclk为输入时钟，carry_out为溢出信号，test_clk_out为内部分频输出的10000HZ信号，为方便自测该程序，wei为六个数码管的位选，dula为数码管的段选，如图4.4
4.4 锁存器LOCK的VHDL语言源程序
锁存模块实现对计数器结果的锁存，并将其送入译码模块。clk是锁存允许信号，当clk有效时，锁存模块便将输入信号cq的值送给输出信号led。见图4.5
4.4.1 锁存器LOCK的程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity reg4 is
--锁存器
port( clk : in std_logic;
cq : in std_logic_vector(3 downto 0);
led : out std_logic_vector(3 downto 0)
);
end reg4;
architecture one of reg4 is
begin
process(clk,cq)
begin
if clk'event and clk='1' then led<=cq;
end if;
end process;
end;
4.4.2 锁存器LOCK顶层设计图
4.5 译码模块DECODER的VHDL语言源程序
译码模块实现对计数结果的译码，让其直观地显示于数码管上。这便是典型的8段译码器。qin是输入信号，qout是输出信号，连接于数码管。见图4.7
4.5.1 译码模块DECODER的程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity decode is
--BCD译码
port
(qin : in std_logic_vector(3 downto 0);
qout : out std_logic_vector(7 downto 0)
);
end decode;
architecture behave of decode is
begin
with qin select
qout<=
"11000000"when "0000",
"11111001"when "0001",
"10100100"when "0010",
"10110000"when "0011",
"10011001"when "0100",
"10010010"when "0101",
"10000010"when "0110",
"11111000"when "0111",
"10000000"when "1000",
"10010000"when "1001",
NULL
when others;
end behave;
4.6四选一选择器MUX41的VHDL语言源程序
当被测频率超出量程时，设计分频模块对被测频率进行分频衰减，单位上升，从而扩大测量频率的范围。见图4.8
4.6.1 MUX41程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY MUX41 IS
PORT(A,B,C,D:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
SEL:IN STD_LOGIC_VECTOR(1 DOWNTO 0);
DATA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END MUX41;
ARCHITECTURE ONE OF MUX41 IS
BEGIN
PROCESS(SEL)
BEGIN
IF(SEL="00")THEN
DATA<=A;
ELSIF(SEL="01")THEN
DATA<=B;
ELSIF(SEL="10")THEN
DATA<=C;
ELSE DATA<=D;
END IF;
END PROCESS;
END ONE;
4.7 四进制计数器CNT4的VHDL语言源程序
4.7.1 四进制计数器CNT4的程序如下：
Library ieee;
Use ieee.std_logic_unsigned.all;
Use ieee.std_logic_1164.all;
Entity cnt4 is
Port (clk: in std_logic;
Q: out std_logic_vector(1 downto 0));
END CNT4;
architecture BHV of cnt4 is
SIGNAL A:std_logic_vector(1 downto 0);
BEGIN
PROCESS(CLK)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
IF A="11" THEN
A<="00";
ELSE
A<=A+1;
END IF;
END IF;
Q<=A;
END PROCESS;
END BHV;
4.7.2 四进制计数器CNT4
四进制模块如图4.9
4.8 250分频器的VHDL语言源程序
4.8.1 250分频器的程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY FENG250 IS
PORT(CLK:IN STD_LOGIC;
CLK8HZ:OUT STD_LOGIC);
END FENG250;
ARCHITECTURE ONE OF FENG250 IS
SIGNAL COUNT:INTEGER RANGE 0 TO 250;
SIGNAL CLK_TEMP :STD_LOGIC;
BEGIN
PROCESS(CLK)
BEGIN
IF(CLK'EVENT AND CLK='1')THEN
IF(COUNT=124)THEN
COUNT<=0;
CLK_TEMP<= NOT CLK_TEMP;
ELSE
COUNT<=COUNT+1;
END IF;
END IF;
END PROCESS;
CLK8HZ<=CLK_TEMP;
END ONE;
4.8.2 250分频器见图4.10
毕业设计（论文）原创性声明和使用授权说明
原创性声明
本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得 及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。
作 者 签 名： 日 期：
指导教师签名： 日 期：
使用授权说明
本人完全了解 大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。
作者签名： 日 期：
学位论文原创性声明
本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。
作者签名：
日期： 年 月 日
学位论文版权使用授权书
本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权 大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。
涉密论文按学校规定处理。
作者签名：
日期： 年 月 日
导师签名： 日期： 年 月 日
独 创 声 明
本人郑重声明：所呈交的毕业设计(论文)，是本人在指导老师的指导下，独立进行研究工作所取得的成果，成果不存在知识产权争议。尽我所知，除文中已经注明引用的内容外，本设计（论文）不含任何其他个人或集体已经发表或撰写过的作品成果。对本文的研究做出重要贡献的个人和集体均已在文中以明确方式标明。
本声明的法律后果由本人承担。
作者签名:
二〇一〇年九月二十日
毕业设计（论文）使用授权声明
本人完全了解**学院关于收集、保存、使用毕业设计（论文）的规定。
本人愿意按照学校要求提交学位论文的印刷本和电子版，同意学校保存学位论文的印刷本和电子版，或采用影印、数字化或其它复制手段保存设计（论文）；同意学校在不以营利为目的的前提下，建立目录检索与阅览服务系统，公布设计（论文）的部分或全部内容，允许他人依法合理使用。
（保密论文在解密后遵守此规定）
作者签名:
二〇一〇年九月二十日
基本要求：写毕业论文主要目的是培养学生综合运用所学知识和技能，理论联系实际，独立分析，解决实际问题的能力，使学生得到从事本专业工作和进行相关的基本训练。毕业论文应反映出作者能够准确地掌握所学的专业基础知识，基本学会综合运用所学知识进行科学研究的方法，对所研究的题目有一定的心得体会，论文题目的范围不宜过宽，一般选择本学科某一重要问题的一个侧面。
毕业论文的基本教学要求是：
1、培养学生综合运用、巩固与扩展所学的基础理论和专业知识，培养学生独立分析、解决实际问题能力、培养学生处理数据和信息的能力。2、培养学生正确的理论联系实际的工作作风，严肃认真的科学态度。3、培养学生进行社会调查研究；文献资料收集、阅读和整理、使用；提出论点、综合论证、总结写作等基本技能。
毕业论文是毕业生总结性的独立作业，是学生运用在校学习的基本知识和基础理论，去分析、解决一两个实际问题的实践锻炼过程，也是学生在校学习期间学习成果的综合性总结，是整个教学活动中不可缺少的重要环节。撰写毕业论文对于培养学生初步的科学研究能力，提高其综合运用所学知识分析问题、解决问题能力有着重要意义。
毕业论文在进行编写的过程中，需要经过开题报告、论文编写、论文上交评定、论文答辩以及论文评分五个过程，其中开题报告是论文进行的最重要的一个过程，也是论文能否进行的一个重要指标。
撰写意义：1.撰写毕业论文是检验学生在校学习成果的重要措施，也是提高教学质量的重要环节。大学生在毕业前都必须完成毕业论文的撰写任务。申请学位必须提交相应的学位论文，经答辩通过后，方可取得学位。可以这么说，毕业论文是结束大学学习生活走向社会的一个中介和桥梁。毕业论文是大学生才华的第一次显露，是向祖国和人民所交的一份有份量的答卷，是投身社会主义现代化建设事业的报到书。一篇毕业论文虽然不能全面地反映出一个人的才华，也不一定能对社会直接带来巨大的效益，对专业产生开拓性的影响。但是，实践证明，撰写毕业论文是提高教学质量的重要环节，是保证出好人才的重要措施。
2.通过撰写毕业论文，提高写作水平是干部队伍“四化”建设的需要。党中央要求，为了适应现代化建设的需要，领导班子成员应当逐步实现“革命化、年轻化、知识化、专业化”。这个“四化”的要求，也包含了对干部写作能力和写作水平的要求。
3.提高大学生的写作水平是社会主义物质文明和精神文明建设的需要。在新的历史时期，无论是提高全族的科学文化水平，掌握现代科技知识和科学管理方法，还是培养社会主义新人，都要求我们的干部具有较高的写作能力。在经济建设中，作为领导人员和机关的办事人员，要写指示、通知、总结、调查报告等应用文；要写说明书、广告、解说词等说明文；还要写科学论文、经济评论等议论文。在当今信息社会中，信息对于加快经济发展速度，取得良好的经济效益发挥着愈来愈大的作用。写作是以语言文字为信号，是传达信息的方式。信息的来源、信息的收集、信息的储存、整理、传播等等都离不开写作。
论文种类：毕业论文是学术论文的一种形式，为了进一步探讨和掌握毕业论文的写作规律和特点，需要对毕业论文进行分类。由于毕业论文本身的内容和性质不同，研究领域、对象、方法、表现方式不同，因此，毕业论文就有不同的分类方法。
按内容性质和研究方法的不同可以把毕业论文分为理论性论文、实验性论文、描述性论文和设计性论文。后三种论文主要是理工科大学生可以选择的论文形式，这里不作介绍。文科大学生一般写的是理论性论文。理论性论文具体又可分成两种：一种是以纯粹的抽象理论为研究对象，研究方法是严密的理论推导和数学运算，有的也涉及实验与观测，用以验证论点的正确性。另一种是以对客观事物和现象的调查、考察所得观测资料以及有关文献资料数据为研究对象，研究方法是对有关资料进行分析、综合、概括、抽象，通过归纳、演绎、类比，提出某种新的理论和新的见解。
按议论的性质不同可以把毕业论文分为立论文和驳论文。立论性的毕业论文是指从正面阐述论证自己的观点和主张。一篇论文侧重于以立论为主，就属于立论性论文。立论文要求论点鲜明，论据充分，论证严密，以理和事实服人。驳论性毕业论文是指通过反驳别人的论点来树立自己的论点和主张。如果毕业论文侧重于以驳论为主，批驳某些错误的观点、见解、理论，就属于驳论性毕业论文。驳论文除按立论文对论点、论据、论证的要求以外，还要求针锋相对，据理力争。
按研究问题的大小不同可以把毕业论文分为宏观论文和微观论文。凡届国家全局性、带有普遍性并对局部工作有一定指导意义的论文，称为宏观论文。它研究的面比较宽广，具有较大范围的影响。反之，研究局部性、具体问题的论文，是微观论文。它对具体工作有指导意义，影响的面窄一些。
另外还有一种综合型的分类方法，即把毕业论文分为专题型、论辩型、综述型和综合型四大类：
1．专题型论文。这是分析前人研究成果的基础上，以直接论述的形式发表见解，从正面提出某学科中某一学术问题的一种论文。如本书第十二章例文中的《浅析领导者突出工作重点的方法与艺术》一文，从正面论述了突出重点的工作方法的意义、方法和原则，它表明了作者对突出工作重点方法的肯定和理解。2．论辩型论文。这是针对他人在某学科中某一学术问题的见解，凭借充分的论据，着重揭露其不足或错误之处，通过论辩形式来发表见解的一种论文。3．综述型论文。这是在归纳、总结前人或今人对某学科中某一学术问题已有研究成果的基础上，加以介绍或评论，从而发表自己见解的一种论文。4．综合型论文。这是一种将综述型和论辩型两种形式有机结合起来写成的一种论文。如《关于中国民族关系史上的几个问题》一文既介绍了研究民族关系史的现状，又提出了几个值得研究的问题。因此，它是一篇综合型的论文。
写作步骤：毕业论文是高等教育自学考试本科专业应考者完成本科阶段学业的最后一个环节，它是应考者的 总结 性独立作业，目的在于总结学习专业的成果，培养综合运用所学知识解决实际 问题 的能力。从文体而言，它也是对某一专业领域的现实问题或 理论 问题进行 科学 研究 探索的具有一定意义的论说文。完成毕业论文的撰写可以分两个步骤，即选择课题和研究课题。
首先是选择课题。选题是论文撰写成败的关键。因为，选题是毕业论文撰写的第一步，它实际上就是确定“写什么”的问题，亦即确定科学研究的方向。如果“写什么”不明确，“怎么写”就无从谈起。
教育部自学考试办公室有关对毕业论文选题的途径和要求是“为鼓励理论与工作实践结合，应考者可结合本单位或本人从事的工作提出论文题目，报主考学校审查同意后确立。也可由主考学校公布论文题目，由应考者选择。毕业论文的总体要求应与普通全日制高等学校相一致，做到通过论文写作和答辩考核，检验应考者综合运用专业知识的能力”。但不管考生是自己任意选择课题，还是在主考院校公布的指定课题中选择课题，都要坚持选择有科学价值和现实意义的、切实可行的课题。选好课题是毕业论文成功的一半。
第一、要坚持选择有科学价值和现实意义的课题。科学研究的目的是为了更好地认识世界、改造世界，以推动社会的不断进步和发展 。因此，毕业论文的选题，必须紧密结合社会主义物质文明和精神文明建设的需要，以促进科学事业发展和解决现实存在问题作为出发点和落脚点。选题要符合科学研究的正确方向，要具有新颖性，有创新、有理论价值和现实的指导意义或推动作用，一项毫无意义的研究，即使花很大的精力，表达再完善，也将没有丝毫价值。具体地说，考生可从以下三个方面来选题。首先，要从现实的弊端中选题，学习了专业知识，不能仅停留在书本上和理论上，还要下一番功夫，理论联系实际，用已掌握的专业知识，去寻找和解决工作实践中急待解决的问题。其次，要从寻找科学研究的空白处和边缘领域中选题，科学研究。还有许多没有被开垦的处女地，还有许多缺陷和空白，这些都需要填补。应考者应有独特的眼光和超前的意识去思索，去发现，去研究。最后，要从寻找前人研究的不足处和错误处选题，在前人已提出来的研究课题中，许多虽已有初步的研究成果，但随着社会的不断发展，还有待于丰富、完整和发展，这种补充性或纠正性的研究课题，也是有科学价值和现实指导意义的。
第二、要根据自己的能力选择切实可行的课题。毕业论文的写作是一种创造性劳动，不但要有考生个人的见解和主张，同时还需要具备一定的客观条件。由于考生个人的主观、客观条件都是各不相同的，因此在选题时，还应结合自己的特长、兴趣及所具备的客观条件来选题。具体地说，考生可从以下三个方面来综合考虑。首先，要有充足的资料来源。“巧妇难为无米之炊”，在缺少资料的情况下，是很难写出高质量的论文的。选择一个具有丰富资料来源的课题，对课题深入研究与开展很有帮助。其次，要有浓厚的研究兴趣，选择自己感兴趣的课题，可以激发自己研究的热情，调动自己的主动性和积极性，能够以专心、细心、恒心和耐心的积极心态去完成。最后，要能结合发挥自己的业务专长，每个考生无论能力水平高低，工作岗位如何，都有自己的业务专长，选择那些能结合自己工作、发挥自己业务专长的课题，对顺利完成课题的研究大有益处。
致 谢
这次论文的完成，不止是我自己的努力，同时也有老师的指导，同学的帮助，以及那些无私奉献的前辈，正所谓你知道的越多的时候你才发现你知道的越少，通过这次论文，我想我成长了很多，不只是磨练了我的知识厚度，也使我更加确定了我今后的目标：为今后的计算机事业奋斗。在此我要感谢我的指导老师——***老师，感谢您的指导，才让我有了今天这篇论文，您不仅是我的论文导师，也是我人生的导师，谢谢您！我还要感谢我的同学，四年的相处，虽然我未必记得住每分每秒，但是我记得每一个有你们的精彩瞬间，我相信通过大学的历练，我们都已经长大，变成一个有担当，有能力的新时代青年，感谢你们的陪伴，感谢有你们，这篇论文也有你们的功劳，我想毕业不是我们的相处的结束，它是我们更好相处的开头，祝福你们！我也要感谢父母，这是他们给我的，所有的一切；感谢母校，尽管您不以我为荣，但我一直会以我是一名农大人为荣。
通过这次毕业设计，我学习了很多新知识，也对很多以前的东西有了更深的记忆与理解。漫漫求学路，过程很快乐。我要感谢信息与管理科学学院的老师，我从他们那里学到了许多珍贵的知识和做人处事的道理，以及科学严谨的学术态度，令我受益良多。同时还要感谢学院给了我一个可以认真学习，天天向上的学习环境和机会。
即将结束*大学习生活，我感谢****大学提供了一次在**大接受教育的机会，感谢院校老师的无私教导。感谢各位老师审阅我的论文。
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（保密论文在解密后遵守此规定）
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年 月 日
基本要求：写毕业论文主要目的是培养学生综合运用所学知识和技能，理论联系实际，独立分析，解决实际问题的能力，使学生得到从事本专业工作和进行相关的基本训练。毕业论文应反映出作者能够准确地掌握所学的专业基础知识，基本学会综合运用所学知识进行科学研究的方法，对所研究的题目有一定的心得体会，论文题目的范围不宜过宽，一般选择本学科某一重要问题的一个侧面。
毕业论文的基本教学要求是：
1、培养学生综合运用、巩固与扩展所学的基础理论和专业知识，培养学生独立分析、解决实际问题能力、培养学生处理数据和信息的能力。2、培养学生正确的理论联系实际的工作作风，严肃认真的科学态度。3、培养学生进行社会调查研究；文献资料收集、阅读和整理、使用；提出论点、综合论证、总结写作等基本技能。
毕业论文是毕业生总结性的独立作业，是学生运用在校学习的基本知识和基础理论，去分析、解决一两个实际问题的实践锻炼过程，也是学生在校学习期间学习成果的综合性总结，是整个教学活动中不可缺少的重要环节。撰写毕业论文对于培养学生初步的科学研究能力，提高其综合运用所学知识分析问题、解决问题能力有着重要意义。
毕业论文在进行编写的过程中，需要经过开题报告、论文编写、论文上交评定、论文答辩以及论文评分五个过程，其中开题报告是论文进行的最重要的一个过程，也是论文能否进行的一个重要指标。
撰写意义：1.撰写毕业论文是检验学生在校学习成果的重要措施，也是提高教学质量的重要环节。大学生在毕业前都必须完成毕业论文的撰写任务。申请学位必须提交相应的学位论文，经答辩通过后，方可取得学位。可以这么说，毕业论文是结束大学学习生活走向社会的一个中介和桥梁。毕业论文是大学生才华的第一次显露，是向祖国和人民所交的一份有份量的答卷，是投身社会主义现代化建设事业的报到书。一篇毕业论文虽然不能全面地反映出一个人的才华，也不一定能对社会直接带来巨大的效益，对专业产生开拓性的影响。但是，实践证明，撰写毕业论文是提高教学质量的重要环节，是保证出好人才的重要措施。
2.通过撰写毕业论文，提高写作水平是干部队伍“四化”建设的需要。党中央要求，为了适应现代化建设的需要，领导班子成员应当逐步实现“革命化、年轻化、知识化、专业化”。这个“四化”的要求，也包含了对干部写作能力和写作水平的要求。
3.提高大学生的写作水平是社会主义物质文明和精神文明建设的需要。在新的历史时期，无论是提高全族的科学文化水平，掌握现代科技知识和科学管理方法，还是培养社会主义新人，都要求我们的干部具有较高的写作能力。在经济建设中，作为领导人员和机关的办事人员，要写指示、通知、总结、调查报告等应用文；要写说明书、广告、解说词等说明文；还要写科学论文、经济评论等议论文。在当今信息社会中，信息对于加快经济发展速度，取得良好的经济效益发挥着愈来愈大的作用。写作是以语言文字为信号，是传达信息的方式。信息的来源、信息的收集、信息的储存、整理、传播等等都离不开写作。
论文种类：毕业论文是学术论文的一种形式，为了进一步探讨和掌握毕业论文的写作规律和特点，需要对毕业论文进行分类。由于毕业论文本身的内容和性质不同，研究领域、对象、方法、表现方式不同，因此，毕业论文就有不同的分类方法。
按内容性质和研究方法的不同可以把毕业论文分为理论性论文、实验性论文、描述性论文和设计性论文。后三种论文主要是理工科大学生可以选择的论文形式，这里不作介绍。文科大学生一般写的是理论性论文。理论性论文具体又可分成两种：一种是以纯粹的抽象理论为研究对象，研究方法是严密的理论推导和数学运算，有的也涉及实验与观测，用以验证论点的正确性。另一种是以对客观事物和现象的调查、考察所得观测资料以及有关文献资料数据为研究对象，研究方法是对有关资料进行分析、综合、概括、抽象，通过归纳、演绎、类比，提出某种新的理论和新的见解。
按议论的性质不同可以把毕业论文分为立论文和驳论文。立论性的毕业论文是指从正面阐述论证自己的观点和主张。一篇论文侧重于以立论为主，就属于立论性论文。立论文要求论点鲜明，论据充分，论证严密，以理和事实服人。驳论性毕业论文是指通过反驳别人的论点来树立自己的论点和主张。如果毕业论文侧重于以驳论为主，批驳某些错误的观点、见解、理论，就属于驳论性毕业论文。驳论文除按立论文对论点、论据、论证的要求以外，还要求针锋相对，据理力争。
按研究问题的大小不同可以把毕业论文分为宏观论文和微观论文。凡届国家全局性、带有普遍性并对局部工作有一定指导意义的论文，称为宏观论文。它研究的面比较宽广，具有较大范围的影响。反之，研究局部性、具体问题的论文，是微观论文。它对具体工作有指导意义，影响的面窄一些。
另外还有一种综合型的分类方法，即把毕业论文分为专题型、论辩型、综述型和综合型四大类：
1．专题型论文。这是分析前人研究成果的基础上，以直接论述的形式发表见解，从正面提出某学科中某一学术问题的一种论文。如本书第十二章例文中的《浅析领导者突出工作重点的方法与艺术》一文，从正面论述了突出重点的工作方法的意义、方法和原则，它表明了作者对突出工作重点方法的肯定和理解。2．论辩型论文。这是针对他人在某学科中某一学术问题的见解，凭借充分的论据，着重揭露其不足或错误之处，通过论辩形式来发表见解的一种论文。3．综述型论文。这是在归纳、总结前人或今人对某学科中某一学术问题已有研究成果的基础上，加以介绍或评论，从而发表自己见解的一种论文。4．综合型论文。这是一种将综述型和论辩型两种形式有机结合起来写成的一种论文。如《关于中国民族关系史上的几个问题》一文既介绍了研究民族关系史的现状，又提出了几个值得研究的问题。因此，它是一篇综合型的论文。
写作步骤：毕业论文是高等教育自学考试本科专业应考者完成本科阶段学业的最后一个环节，它是应考者的 总结 性独立作业，目的在于总结学习专业的成果，培养综合运用所学知识解决实际 问题 的能力。从文体而言，它也是对某一专业领域的现实问题或 理论 问题进行 科学 研究 探索的具有一定意义的论说文。完成毕业论文的撰写可以分两个步骤，即选择课题和研究课题。
首先是选择课题。选题是论文撰写成败的关键。因为，选题是毕业论文撰写的第一步，它实际上就是确定“写什么”的问题，亦即确定科学研究的方向。如果“写什么”不明确，“怎么写”就无从谈起。
教育部自学考试办公室有关对毕业论文选题的途径和要求是“为鼓励理论与工作实践结合，应考者可结合本单位或本人从事的工作提出论文题目，报主考学校审查同意后确立。也可由主考学校公布论文题目，由应考者选择。毕业论文的总体要求应与普通全日制高等学校相一致，做到通过论文写作和答辩考核，检验应考者综合运用专业知识的能力”。但不管考生是自己任意选择课题，还是在主考院校公布的指定课题中选择课题，都要坚持选择有科学价值和现实意义的、切实可行的课题。选好课题是毕业论文成功的一半。
第一、要坚持选择有科学价值和现实意义的课题。科学研究的目的是为了更好地认识世界、改造世界，以推动社会的不断进步和发展 。因此，毕业论文的选题，必须紧密结合社会主义物质文明和精神文明建设的需要，以促进科学事业发展和解决现实存在问题作为出发点和落脚点。选题要符合科学研究的正确方向，要具有新颖性，有创新、有理论价值和现实的指导意义或推动作用，一项毫无意义的研究，即使花很大的精力，表达再完善，也将没有丝毫价值。具体地说，考生可从以下三个方面来选题。首先，要从现实的弊端中选题，学习了专业知识，不能仅停留在书本上和理论上，还要下一番功夫，理论联系实际，用已掌握的专业知识，去寻找和解决工作实践中急待解决的问题。其次，要从寻找科学研究的空白处和边缘领域中选题，科学研究。还有许多没有被开垦的处女地，还有许多缺陷和空白，这些都需要填补。应考者应有独特的眼光和超前的意识去思索，去发现，去研究。最后，要从寻找前人研究的不足处和错误处选题，在前人已提出来的研究课题中，许多虽已有初步的研究成果，但随着社会的不断发展，还有待于丰富、完整和发展，这种补充性或纠正性的研究课题，也是有科学价值和现实指导意义的。
第二、要根据自己的能力选择切实可行的课题。毕业论文的写作是一种创造性劳动，不但要有考生个人的见解和主张，同时还需要具备一定的客观条件。由于考生个人的主观、客观条件都是各不相同的，因此在选题时，还应结合自己的特长、兴趣及所具备的客观条件来选题。具体地说，考生可从以下三个方面来综合考虑。首先，要有充足的资料来源。“巧妇难为无米之炊”，在缺少资料的情况下，是很难写出高质量的论文的。选择一个具有丰富资料来源的课题，对课题深入研究与开展很有帮助。其次，要有浓厚的研究兴趣，选择自己感兴趣的课题，可以激发自己研究的热情，调动自己的主动性和积极性，能够以专心、细心、恒心和耐心的积极心态去完成。最后，要能结合发挥自己的业务专长，每个考生无论能力水平高低，工作岗位如何，都有自己的业务专长，选择那些能结合自己工作、发挥自己业务专长的课题，对顺利完成课题的研究大有益处。
致 谢
这次论文的完成，不止是我自己的努力，同时也有老师的指导，同学的帮助，以及那些无私奉献的前辈，正所谓你知道的越多的时候你才发现你知道的越少，通过这次论文，我想我成长了很多，不只是磨练了我的知识厚度，也使我更加确定了我今后的目标：为今后的计算机事业奋斗。在此我要感谢我的指导老师——***老师，感谢您的指导，才让我有了今天这篇论文，您不仅是我的论文导师，也是我人生的导师，谢谢您！我还要感谢我的同学，四年的相处，虽然我未必记得住每分每秒，但是我记得每一个有你们的精彩瞬间，我相信通过大学的历练，我们都已经长大，变成一个有担当，有能力的新时代青年，感谢你们的陪伴，感谢有你们，这篇论文也有你们的功劳，我想毕业不是我们的相处的结束，它是我们更好相处的开头，祝福你们！我也要感谢父母，这是他们给我的，所有的一切；感谢母校，尽管您不以我为荣，但我一直会以我是一名农大人为荣。
通过这次毕业设计，我学习了很多新知识，也对很多以前的东西有了更深的记忆与理解。漫漫求学路，过程很快乐。我要感谢信息与管理科学学院的老师，我从他们那里学到了许多珍贵的知识和做人处事的道理，以及科学严谨的学术态度，令我受益良多。同时还要感谢学院给了我一个可以认真学习，天天向上的学习环境和机会。
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设计要求
设计输入
编译处理
验证
器件编程
器件测试
系统产品
设计修改
图4.1 十二进制CNT12
图4.2 十进制模块
图4.3 CNT10顶层设计图
图4.4 系统模块CODE
图4.5 锁存器LOCK
图4.6 锁存器LOCK顶层设计图
图4.7 译码模块DECODER
图4.8 四选一选择器MUX41
图4.9 四进制计数器CNT4
图4.10 250分频器
38
37
浙公网安备 33021202002483