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首页 《EDA工具手册》《EDA工具手册》约束管理器分册

《EDA工具手册》《EDA工具手册》约束管理器分册.doc

《EDA工具手册》《EDA工具手册》约束管理器分册

jh03wangshan
2018-09-07 0人阅读 举报 0 0 0 暂无简介

简介:本文档为《《EDA工具手册》《EDA工具手册》约束管理器分册doc》,可适用于工程科技领域

第章约束管理器层次设计中的电子约束目录第一章约束管理器介绍约束管理器简介约束管理器界面简介worksheetselector用户接口View选项启动约束管理器第章Objects介绍PinPairsPinPair规则Nets和XnetsBusesMatchGroups如何确定targetpinpair相对匹配的群组规则DiffPairs差分对工作表差分计算器(DifferentialCalculator)的使用方法差分对规则DesignsandSystems第章设置网络的走线约束设置网络的最大最小传输延迟设置网络相对传输延迟设置差分对约束查看网络规范格式和物理格式第章设置网络的时序和信号完整性约束设置时序约束设置信号完整性约束设置电气属性约束设置反射属性约束第章电子约束创建和应用创建ECSet指定ECSet给网络不考虑ECSet的缺省约束值在原理图中查看ECSet第章ECOs实现在原理图中增加网络在原理图中修改约束在约束管理器中修改约束在约束管理器中删除约束在原理图中重新命名网络第章在原理图和PCB之间同步约束从原理图中输出约束在PCBDesign中查看和添加约束在原理图中导入并查看约束在PCB和原理图之间同步约束的两种模式用原理图中的约束重写PCB中的约束在原理图中导入PCB中变更的约束第章约束分析查看工作表单元格和对象定制约束、定制测量和定制激励定制约束用户定义的属性约束的定制测量第章SchedulingNetsSchedulingNetsSchedulingNetsRevisited第章相对传输延迟第章MatchDelay第章解决DRC冲突第章约束管理器层次设计中的电子约束第一章约束管理器介绍约束管理器是一个交叉的平台以工作簿和工作表的形式在CadencePCB设计流程中用于管理所有工具的高速电子约束。约束管理器让你定义、查看和校验从原理图到分析到PCB设计实现的设计流程中每一步的约束。可以使用约束管理器和SigXplorerExpert开发电路的拓扑并得出电子约束可以包含定制约束、定制测量和定制激励。本培训教材描述的主要是怎样在约束管理器中提取约束并且约束如何与原理图和PCB的属性同步。本教材的内容是约束管理器、ConceptHDL和PCBDesign的紧密集成的集锦。所谓约束就是用户定义的限制条件当在板上走线和放置元件时会遵守这些约束。电子约束(ECSet文件夹下【AllConstraints】在ECSet文件夹的Routing工作薄的Wiring工作表中点击【Topology】栏的【MappingMode】相应的约束表格在下拉菜单可以选择拓扑映射模式。映射模式及应用请见下表:映射模式约束管理器应用ECSet基于net’s或者Xnets的…PINUSEPinusePinuseandbuffermodelREFDES参考位号和管脚号参考位号和管脚用途PINUSEandREFDES参考位号和管脚号管脚用途和参考位号管脚用途和buffer模型管脚用途·ECSet规则·所有的ECSets都存在适当的设计或者系统中并能被同一设计或者系统中的对象参考。·ECSets可以被任何数量的网络相关的对象(busdiffpairXnet或者net)参考但是一个对象只能参考一个ECSets。·创建ECSets创建ECSets也可以采用以下方法:·在约束管理器界面选择【Objects】【Creat】【ElectricalCSet】命令来创建ECSets。·或者右键点击【ElectricalConstraintsSet】下面的工作表的对象比如一个design在弹出的菜单选择【Creat】【ElectricalCSet】命令创建。·或者右键点击【ElectricalConstraintsSet】下面的工作表的对象比如一个ECSet在弹出的菜单选择【Creat】【ElectricalCSet】命令确认不选择【CopyConstraintsFrom】选项。·或者右键点击工作表的对象比如网络在弹出的菜单选择【Creat】【ElectricalCSet】命令确认不选择【CopyConstraintsFrom】选项。·克隆一个ECSets克隆一个ECSets的方法与上面的第和第项的不同就是选择【CopyConstraintsFrom】选项。·删除ECSet·选择一个ECSet然后选择【Objects】【Delete】命令。·在【ElectricalConstraintSet】文件夹点击一个ECSet然后按“Delete”键。·重命名ECSet右键点击一个ECSet在弹出的菜单选择【Rename】命令。·导入ECSets前边的练习讲解了从SigXplorer更新约束管理器的ECSets还可以在约束管理器界面选择【File】【Import】【ElectricalCSets】。如果导入的template以前已经指定了作为一个ECSets那么导入将覆盖存在的约束值。注意如果选择了【AutomaticTopologyUpdate】选项(在【Tools】【Options】中)那么被更新的template信息将立刻应用到网络相关的对象否则就要选择【Tools】【UpdateTopology】来更新。(注意此项内容仅在PCBDesign和PCBSI的约束管理器中才存在在第章还会详细说明)。·导入约束使用【File】【Import】【Constraints】导入约束文件dcf此文件是电子约束信息的一个快照包含用户定义的属性、ECSets和它们的约束还有网络相关的对象和它们的约束。在【ImportConstraints】对话框中有以下几个选项:·Overwritecurrentconstraints-删除当前的约束并读入新的约束并产生一个报告。·Mergewithexistingconstraints-保留当前的约束并读入新的约束并产生一个报告。·Replacecurrentconstraints-仅覆盖那些导入的DCF文件中的约束。·Reportonly-只产生一个导入(Overwrite,Merge,Replace)的报告并不执行导入。指定ECSet给网络PCBDesign和PCBSI都可以灵活的映射约束信息如果网络不能和参考的ECSet的拓扑属性相匹配映射将会失败约束也就不起作用。下面将指定ECSetDATA<>给网络DATA<>、DATA<>、DATA<>和DATA<>。指定ECSet给网络在约束管理器界面的【Net】文件夹点击【SignalIntegrity】工作薄下面的【Reflection】工作表。点击网络DATA<>选择【Objects】【ElectricalCsetReferences】命令弹出【ElectricalCsetReferences】对话框请见图。图【ElectricalCsetReferences】对话框在【CurrentReferences】按钮左边的下拉列表选择“DATA<>”。点击按钮查看网络DATA<>的约束。打开其他工作表查看约束比如【Impedance】、【SwitchSettleDelay】。按照第到第步的方法设置DATA<>、DATA<>和DATA<>。选择【File】【Save】。·检查对象参考的ECSet在【Net】文件夹点击工作簿或者工作表然后点击对象(net,Xnet,bus,或者diffpair)然后选择【Objects】【ElectricalCsetReferences】或者右键单击对象在弹出的菜单选择【ElectricalCsetReferences】将弹出如图所示的对话框显示出对象参考的ECSets。右键点击对象的【ReferencedElectricalCset】栏在弹出的菜单选择【GotoElectricalCSet】可以回到参考的ECSet。不考虑ECSet的缺省约束值有时在设计中有的网络已经覆给了约束但是希望某些约束值被过滤掉不考虑将会通过更改约束值来实现。下面以DATA<>为例来说明。更改ECSet的缺省约束值打开约束管理器【Net】文件夹下的【Impedance】工作表。更改DATA<>的【Target】阻抗值为“”。请见图。图【Impedance】工作表打开【SwitchSettleDelay】工作表。更改DATA<>的【MinFirstSwitch】的值为“:”。选择【File】【Save】。在原理图中查看ECSet约束管理器中的ECSet映射为原理图中的ELECTRICALCONSTRAINTSET属性当约束管理器同时打开时此属性是只读的。下面看看DATA<>的属性。在原理图中查看ECSet转到原理图界面。在数据中找到总线DATA。点击图标。点击总线DATA出现【Attributes】对话框。选择【ShowIndex】选项【Index】设置为“”请见图。图【Attributes】对话框注意:IMPANCERULE和MINFIRSTSWITCH属性单个显示出来因为这两个值与ELECTRICALCONSTRAINTSET值不一致。点击按钮关闭对话框。第章ECOs实现本章讲解如何完成原理图和约束的ECOs(EngineeringChangeOrders)从而保证约束和相关的电子属性同步。本章主要内容如下:·在没有打包的网络上获取约束·在约束管理器中修改约束·在原理图中修改约束·在约束管理器中删除约束·在原理图中重新命名某个网络并保留此网络的约束以前已经加完约束并退出相关的工具可以修改约束和相关的电子属性当在约束管理器和原理图中电子约束和原理图被保存那么原理图和约束管理器就是同步的。在原理图中增加网络下面的练习将在BINARYCTRF的Q和R的I之间增加网络MYNET给此网络加阻抗约束。最后将打包设计并查看约束管理器中的约束。在原理图中增加网络点击ConceptHDL窗口如果在Occurrence编辑模式选择【Tools】【OccurrenceEdit】转为expand模式命令。选择【Tools】【UnexpandDesign】命令转为层次模式。约束管理器自动关闭。找到第一页的原理图中BINARYCTRF和R的位置。请见图。图BINARYCTRF和R的位置选择【Wire】【Route】命令点击BINARYCTRF的Q管脚然后点击R的I管脚。如果弹出【ConceptHDL】对话框点击按钮。选择【Wire】【SignalName】命令出现【SignalName】对话框。输入“MYNET”然后点击原理图中新加的网络。关闭【SignalName】对话框。选择【File】【Save】命令。选择【Tools】【ExpandDesign】命令。选择【Tools】【Constraints】【Edit】命令打开约束管理器。打开【Impedance】工作表可以查看到网络MYNET显示为规范的格式其它的网络显示为物理格式因为新加的网络还没被打包。请见图。图网络MYNET显示为规范的格式设置网络MYNET的【Target】值为“”【Tolerance】值为“”。选择【File】【Save】命令。回到原理图界面将IMPEDANCERULE属性显示出来。选择【File】【Save】命令。选择【File】【ExportPhysical】命令。点击按钮。打包完成回到约束管理器窗口查看结果请见图。图打包后结果在原理图中修改约束可以在原理图的属性窗口中修改相关的属性值而修改电子约束。注意:在原理图中编辑属性一定要退出约束管理器。如果约束管理器和原理图同时打开的话那么原理图中属性值为灰色的不能编辑。下面练习将在原理图中修改网络RESETL的MAXFINALSETTLE属性然后在约束管理器中查看。在原理图中修改约束点击ConceptHDL界面。选择【Text】【Attributes】然后点击网络RESETL。查看属性为灰色显示。点击按钮。回到约束管理器界面选择【File】【Exit】退出约束管理器。点击ConceptHDL界面。选择【Text】【Attributes】然后点击网络RESETL。修改MAXFINALSETTLE值为AD:AR:ns:ns。点击按钮。选择【File】【Save】命令。选择【Tools】【Constraints】【Edit】。打开【SwitchSettleDelays】工作表查看更改的设置请见图。图查看更改的设置在约束管理器中修改约束也可以在约束管理器中修改约束然后在原理图中查看修改的属性。下面以修改RESETL的MinFirstSwitch属性为例来讲述如何实现。在约束管理器中修改约束在约束管理器中打开【SwitchSettleDelays】工作表找到网络RESETL的约束。改变【MinFirstSwitch】的【Min】值为“:”。选择【File】【Save】命令。回到原理图界面选择【Text】【Attributes】然后点击网络RESETL查看属性值没有改变。选择【Tools】【Constraints】【UpdateSchematic】。选择【Text】【Attributes】然后点击网络RESETL查看属性值已经更新。也可以转为hierarchy模式查看MINFIRSTSWITCH属性但是如果约束管理器正在打开那么会自动关闭。在约束管理器中删除约束可以在约束管理器中删除约束相应的原理图中的属性就被删除。下面以删除网络CLK的属性为例来讲解。在约束管理器中删除约束在约束管理器中打开【ElectricalProperties】工作表找到网络CLK。删除【Frequency】属性值则【Period】、【DutyCycle】和【Jitter】属性值自动被删除。选择【File】【Save】命令。回到原理图并确认不在occurrence编辑模式。打开BITCOUNTER设计的第页。选择【Text】【Attributes】点击网络CLK查看属性注意属性并没有被删除。点击按钮。选择【Tools】【Constraints】【UpdateSchematic】。打开BITCOUNTER设计的第页。选择【Text】【Attributes】点击网络CLK查看属性注意属性值已经被删除但是PULSEPARAM仍然存在如果以后需要还可以再加属性。在原理图中重新命名网络可以重新命名有约束的网络但是约束仍然保留。下面将给网络ROMOEL指定一个新名字然后在约束管理器中查看此网络。在原理图中重新命名网络打开设计ps的第页找到网络ROMOEL共有两处。选择【Tools】【UnexpandDesign】转换为hierarchy模式。选择【Text】【Attributes】点击网络ROMOEL。更改【SIGNAME】从“ROMOEL”为“ROMOELNEW”。点击按钮。按照第和第步修改另一处网络名为“ROMOELNEW”。选择【File】【Save】命令。选择【Tools】【ExpandDesign】扩展设计。选择【Tools】【ExportPhysical】打包设计(此处与CADENCE教材中的不同)。选择【Tools】【Constraints】【Edit】。打开【Reflection】工作表查看网络属性可以看到ROMOEL和ROMOELNEW都在表中显示请见图。图查看网络属性选择【Audit】【ObsoleteObjects】命令出现【AuditObsoleteObjects】对话框请见图。图【AuditObsoleteObjects】对话框在【ObsoleteObjects】选择ROMOEL点击按钮。点击按钮。点击按钮。选择【File】【Save】命令。选择【File】【Exit】命令。·Audits命令约束管理器提供了审查功能通过报表给用户一个反馈。在菜单【Audit】下面有几个命令选项:·Constraints-创建约束的错误报告帮助用户发现并解决冲突包含下面的检查内容:最小值超过最大值值小于完全冲突组成员冲突相关组冲突对线的并行长度和间距设置和保持相对时钟周期差分对成员不匹配网络相关的覆盖(注意:网络覆盖就是代替继承的ECSet中的值缺省会用蓝色显示)·ObsoleteObjects-产生一个报告包含的内容是约束管理器与PCBDesign或者ConceptHDL一定要统一的部分。比如上面的练习内容。此命令一般用于在后面导入约束或者当约束管理器的对象与原理图中的对象的连接断开时。当仅运行约束管理器时此命令不能使用。·ElectricalCsets-产生一个报告包含当前设计中的ECSets和参考这些ECSets的网络相关对象的状态。报告的前边总结了参考约束的数量和错误。在ECSets中定义的每个约束继承的状态报告包括:在网络相关对象和ECSets之间的拓扑特性的任何不匹配在这种情况下ECSet的约束不被继承。网络相关属性继承ECSet约束。在约束管理器中当参考的ECSets时黄色显示的话这暗示着有旧的ECSet参考你可以运行【Audit】【ElectricalCSets】来清除这些设置并排除这些差异。·TopologyTemplates-移植冲突的属性到约束管理器使用的ECSet参考。·导出ECSets通过执行导出ECSets可以实现设计重用。可以有以下两种方法导出:执行【File】【Export】【Electrical】命令保存设计或者系统中选择的ECSets为*top文件。执行【File】【Export】【Constraints】命令导出词典(dictionary)和约束文件*dcf。此文件包含所有的电子约束信息。用户可以在大面积修改约束之前保存现有的约束以备以后导入查看。第章在原理图和PCB之间同步约束本章学习如何同步从原理图中获取的约束或者从PCB中获取的约束。主要内容如下:·传送电子约束从原理图到PCB·传送电子约束从PCB到原理图·在原理图中重写电子约束加到板上或者反过来·仅传送变更的电子约束从原理图到PCB或者反过来从原理图中输出约束一旦完成原理图设计并加了所有的约束可以传送逻辑到PCBDesign板当创建了PCB板电子约束也可以传递给PCB。下面就打包一个设计并创建一个PCB文件此板文件将包含在原理图中添加的所有的约束。从原理图中输出约束点击ConceptHDL窗口选择【File】【ExportPhysical】出现【ExportPhysical】对话框。确认选择了【PackageDesign】选项注意如果原理图中加了新的约束一定要打包设计以便约束传递到相关的板。选择【UpdateAllegroBoard(Netrev)】选项。在【OutputBoardFile】栏输入“myboard”。点击按钮。点击按钮不查看报告。在PCBDesign中查看和添加约束约束管理器是与ConceptHDL和PCBDesign集成在一起的。PCB工程师可以在PCBDesign中启动约束管理器来查看原理图中获取的约束除了查看还可以进行以下工作:·在PCB中获取相关的布局和走线的约束·万一发现约束与板上的走线情况不一致时更新原理图中获取的约束·分析不同约束的值·输出分析结果原理图设计者可以在约束管理器中查看有没有冲突下面将在PCBDesign中启动约束管理器查看网络RESETL的约束编辑此网络的MinFirstSwitch约束并增加MaxXtalk约束在网络上并将分析这个约束和输出结果。在PCBDesign中查看和添加约束点击【ProjectManager】界面点击Layout图标进入PCBDesign界面。选择【Setup】【ElectricalConstraintSpreadsheet】命令启动约束管理器注意标题是连接到PCB。在【Net】工作簿双击【Timing】打开【SwitchSettleDelays】查找网络RESETL并查看网络属性。改变【MinFirstSwitch】的【Min】值为“:”。双击【SignalIntegrity】打开【EstimatedXtalk】工作表查找网络RESETL。在【Xtalk】的【Max】输入“:”。回到PCBDesign窗口选择【File】【Save】命令。点击按钮确认覆盖原文件。在约束管理器中选择【Analyze】【Analyze】命令查看是否有冲突发生。选择【File】【Export】【Analysisresults】。点击按钮。在原理图中导入并查看约束在PCB上添加的约束也要导入原理图中这就需要保持原理图的逻辑和物理设计同步。可以通过原理图的导入功能来实现物理信息传递到原理中。下面将从原理图中启动导入对话框导入物理设计信息。并在原理图中查看导入的约束信息。在原理图中导入和查看约束点击原理图窗口选择【File】【ImportPhysical】。选择【GenerateFeedbackFiles】选项。注意板文件为myboardbrd将要从此文件中读入约束。确认选择了【BackannotateSchematic】选项。点击按钮。点击按钮。选择【Tools】【ExpandDesign】命令。在设计ps的第页找到网络RESETL。选择【Text】【Attributes】并点击网络RESETL弹出【Attributes】对话框请见图。图【Attributes】对话框将属性MAXXTALK设置为显示。点击按钮。选择【Tools】【Constraints】【UpdateSchematic】命令。点击按钮确认保存。放大网络RESETL约束显示区域请见图。图网络RESETL约束显示在PCB和原理图之间同步约束的两种模式以下情况很可能发生在PCB已经创建之后已经附带这所有的约束可能原理图约束有改动而同时PCB上的约束也有改动这时原理图和PCB就没有保持同步。可以使用下面两种模式传递变更:·重写当前的约束当从原理图传递变更到PCB设计同步会用原理图中的约束将PCB文件中的电子约束全部重写。相似的当从PCB传递到原理图设计同步会用PCB中的约束重写原理图中的约束。·仅传递变更的约束当从原理图传递变更到PCB设计同步仅重写PCB中上次传递之后原理图中变更的约束。相似的当从PCB传递到原理图设计同步仅重写原理图中上次传递之后PCB中变更的约束。用原理图中的约束重写PCB中的约束在PCBDesign中启动约束管理器增加网络CLK的MinFirstSwitch约束然后将变更原理图中约束管理器的下列约束:·删除MinNoiseMargin·改变MaxOvershoot·增加MaxXtalk下面将重写原理图中的变更到PCB中。用原理图中的约束重写PCB中的约束在PCBDesign界面启动约束管理器。打开【SwitchSettleDelays】工作表在网络CLK的【MinFirstSwitch】栏的【Min】输入“:”。在约束管理器中选择【File】【Export】【Analysisresults】。点击PCBDesign窗口选择【File】【Save】。点击覆盖保存。选择【File】【Exit】退出PCBDesign。进入ConceptHDL界面启动约束管理器。选择【File】【Import】【Analysisresults】命令启动【ImportActuals】对话框。双击“myboardacf”在PCBDesign中的分析结果被导入。打开【Reflection】工作表针对网络CLK做如下修改:()更改【Overshoot】栏【Max】值为“:”。()删除【NoiseMargin】栏【Min】值。打开【EstimatedXTalk】工作表针对网络CLK设置【XTalk】栏【Max】为“:”。选择【File】【Save】。回到ConceptHDL界面选择【File】【Save】。选择【File】【ExportPhysical】启动【ExportPhysical】对话框。在【ElectricalConstraints】栏选择【Overwritecurrentconstraints】选项请见图。图【ExportPhysical】对话框设置点击按钮。点击按钮。启动PCBDesign选择【Setup】【ElectricalConstraintSpreadsheet】命令。打开【Reflection】工作表查看可以看到。【Overshoot】栏【Max】值已经更改为“:”并删除【NoiseMargin】栏【Min】值。请见图。图【Reflection】工作表已经被更改打开【EstimatedXTalk】工作表查看网络CLK【XTalk】栏【Max】为“:”已经被设置。打开【SwitchSettleDelays】工作表之前在PCBDesign中添加的网络CLK的【MinFirstSwitch】栏的【Min】的“:”的值已经被删除了因为此值在原理图中并不存在。·控制约束管理器中的对象如何继承约束信息选择【Tools】【Option】打开【Options】对话框请见图。图【Options】对话框·Automatictopologyupdate-缺省是选择的。当设计变更或者最初参考约束时控制应用拓扑相关的约束。当选择时约束管理器随着设计变更会更新约束当不选择时需要执行【Tools】【UpdateTopology】来更新变更。如果从不选择变为选择约束管理器提示一个确认信息用更新的拓扑来更新网络的信息。什么时候不希望自动更新呢当设计变更频繁时和参考比较复杂的ECSets时。·Overwriteexistingconstraints-缺省是不选择的。控制当重新应用ECSet时ECSet中的约束只是否覆盖已经存在的网络的相关约束。当使用【Audit】【TopologyTemplates】命令移植的设计时一定要选择Overwriteexistingconstraints。这将确保的拓扑样本被覆盖。·Ripupetchwhenmappingtopology-缺省是不选择的。控制当ECSet重新应用和网络的schedule变更时是否走线和过孔会被移走。在原理图中导入PCB中变更的约束在PCBDesign中启动约束管理器变更约束管理器的下列约束:·改变MinFirstSwitch·删除MaxFinalSettle·增加MaxOvershoot下面将变更到PCB的约束导入原理图中。在原理图中导入PCB中变更的约束在PCBDesign界面打开约束管理器。打开【SwitchSettleDelays】工作表针对网络RESETL改变【MinFirstSwitch】栏的【Min】的“:”删除【MaxFinalSettle】栏的【Max】值。打开【Reflection】工作表针对网络RESETL更改【Overshoot】栏【Max】值为“:”。回到PCBDesign界面选择【File】【Save】。点击覆盖保存文件。回到ConceptHDL界面选择【File】【ImportPhysical】命令启动【ImportPhysical】对话框。在【Electricalconstraints】栏选择【Importchangesonly】选项请见图。选择此选项设计同步会仅导入在PCBDesign中电子约束变更的部分。图【ImportPhysical】对话框点击按钮。点击按钮。选择【Tools】【Constraints】【UpdateSchematic】命令。选择【Text】【Attributes】然后点击网络RESETL启动属性对话框请见图。查看属性MINFIRSTSWITCH已经变更增加了MAXOVERSHOOT约束而MAXFINALSETTLE仅有占位符。图属性对话框点击按钮。第章约束分析约束管理器有两种方法分析设计中的约束:·设计规则检查实时设计规则检测是针对routing工作表中的约束与布局布线做比较结果返回给工作表。如果发生设计规则冲突约束管理器中相应的单元格显示就会变成红色此外也会在layout中以蝴蝶结标识出冲突的位置。约束管理器有三种模式的设计规则检查。可以用约束模式对话框的DRC控制(【Analyze】【AnalysisMode】)也可以指定分析设置DRC模式和输出期望的报告。这些将在以后的章节详细介绍。·仿真分析仿真分析是针对Signalintegrity和timing工作表的。比较计算值和约束值分析结果返回工作表单元格。Margin是差值Actual是实际值。分析仿真基础的约束一定要运行在PCBDesign或者PCBSI。查看工作表单元格和对象因为设计的复杂度越来越高设计中的对象也是越来越多相应的ECSets的数量也越来越多约束管理器提供了一些简单的方法改变视图从而容易的找到关注的对象。任务命令行动定位一个object一个result或者一个ECSet【Edit】【Find】查找指定的object可以按照如下内容过滤:·Matchwholewordonly·Expandhierarchy可以点击或者按F查找下一个。【Edit】【Gotosource】定位拥有ECSet的上一级对象比如总线中的一位继承了总线的ECSet则总线就是parentobject。【View】【Options】【RowNumbers】在工作表中显示出行号。【Objects】【Filter】选择显示或者隐藏工作表中的下列对象:·net·Xnet·Pinpair·Results·Diffpair·Bus·Matchgroup控制工作表或者对象的层次【Objects】【ExpandCollapse】或者使用或者扩展或者折叠工作表最差的结果显示在折叠的对象。【View】【ShowAllRows】扩展或者折叠所有的工作表工作在列【Column】【Sort】或者双击列的表头排列对象或者约束的顺序【View】【HideShowColumn】Resize调整列的宽度比较单元格【Window】【Tile】比较两个或者更多不同的工作表中的单元格。【Window】【NewWindow】比较同一个工作表中的单元格。定制约束、定制测量和定制激励约束管理器支持定制约束、定制测量和定制激励。如果没有约束管理器只能从PCB提取网络然后在SigXplorer中定义定制约束、定制测量和定制激励每次都要做这些工作很可能会发生错误或者很厌烦。因为约束管理器可以对PCB上所有的网络进行全局的查看所以应用定制约束、定制测量和定制激励是很简单的。不用在约束管理器中定义定制约束、定制测量和定制激励仅仅指定、管理和分析它们。在SigXplorer中定义定制约束、定制测量和定制激励然后保存位拓扑文件然后作为一个ECSet导入约束管理器或者刷新当前的ECSet参考。任何参考ECSet的网络相关的对象都会继承ECSet中定制约束、定制测量和定制激励数据。定制约束除了预先定义的约束约束管理器也支持用户定义的属性和约束定制测量。用户定义的属性可以使用用户定义的属性来获取对象的特性。约束管理器不能完成这些属性的设计规则检查或者分析。可以在PCBDesignPCBSI中使用【Setup】【PropertyDefinitions】命令来定义属性也可以在SigXplorer中使用【Set】【Constraints】【UserDefined】来定义属性现在也可以直接在约束管理器中直接定义属性。对于约束管理器去显示或者报告用户定义的属性一定要用【Column】【Add】命令在Net相关的工作表中增加一列并从对话框中选择期望的属性。约束管理器加一列在工作表的最右边并以属性名称作为列的标签。没有Actual和Margin与用户定义的属性相关联。此外属性显示在ECSet文件夹的AllConstraints工作薄中请见图。约束的定制测量可以使用定制的测量和定制的激励指定自己的约束这些约束不同于约束管理器中用户定义的属性它可以通过设计规则检查和分析校验。可以在SigXplorer中使用表达式编辑器用定义非约束的定制测量的方法来创建约束的定制测量。当选择None作为约束类型时SigXplorer创建非约束的定制测量。当选择minimum、maximum、minmax或者target:tolerance作为约束类型时SigXplorer创建约束的定制测量实际上时用户定义的约束。第章SchedulingNets-网络中的节点排序SchedulingNets可以使用PCBDesign和约束管理器将schedule应用于多个网络。在这一节中将根据图重新调整网络A的节点顺序并使用约束管理器将拓扑传递给相似的网络。图简单的网络节点排序网络中的节点排序启动PCBDesign打开文件lessonbrd。选择【Display】【BlankRats】【All】隐藏所有网络鼠线。选择【Setup】【ElectricalConstraintSpreadsheet】启动约束管理器点击按钮。选择【Net】文件夹【Routing】工作簿下面的【Wiring】工作表请见图。图选择【Wiring】工作表回到PCBDesign界面选择【Display】【ShowRats】【Net】。回到约束管理器右键点击【Objects】栏下面的网络A在弹出的菜单选择【select】命令。回到PCBDesign界面查看网络A的鼠线已经显示出来右键点击在弹出的菜单选择【Done】。下面将完成网络节点的重新排序请见图是排序前和重新排序后的网络鼠线。图排序前和重新排序后的网络鼠线选择【Logic】【NetSchedule】。点击J的pin移动鼠标鼠线附在鼠标上。点击U的pin。点击U的pin。再点击U的pin。右键点击在弹出的菜单选择【InsertT】命令。点击加上Tpoint。点击U的pin。点击Tpoint。点击U的pin。右键点击在弹出的菜单选择【Done】命令。下面开始创建一个ECSet以便将此网络排序应用到相似的网络。回到约束管理器界面注意网络A的topologyschedule已经被定义为“UserDefined”并显示为蓝色。右键点击网络A选择【Creat】【ElectricalCSet】命令在弹出的菜单选择【Creat】【ElectricalCSet】命令出现了【CreatElectricalCSet】对话框。确认选择了【CopyConstraintsFrom:】选项输入ECSet名“aconstraints”点击按钮。新创建的ECSet继承了网络A的信息。选择网络A~A右键点击在弹出的菜单选择【ElectricalCsetReferences】。出现【ElectricalCsetReferences】对话框。在下拉菜单选择“aconstraints”点击按钮。出现【ElectricalCsetApplyInformation】对话框。查看报告文件网络A到A都有error网络的管脚数量与ECSet的管脚数不匹配。点击按钮关闭报告。请见图。图约束显示注意网络A到A对应的【ReferencedElectricalCSet】都是红色显示的将鼠标放在网络A对应的【ReferencedElectricalCSet】栏查看状态栏显示信息。右键点击网络A对应的【ReferencedElectricalCSet】栏在弹出的菜单选择【AuditElectricalCSet】查看报告点击按钮关闭报告。注意查看网络A的【Schedule】的信息为“UserDefined”。因为网络A~A不能映射ECSet的schedule下面将参考的ECSet去掉。选择网络A~A的【ReferencedElectricalCSet】栏点击右键在弹出的菜单选择【Clear】。注意:约束管理器中网络A~A的【Actual】和【Margin】栏是黄色的暗示着不对当前的设置做分析。有些约束(信号完整性和时序)需要仿真来计算【Actual】值。当【Actual】值被计算并返回工作表此值与指定的约束值做比较差值显示在【Margin】栏。其他的约束比如topologyschedule简单的生成一个passfail状态。移动鼠标放在网络A~A的【Actual】栏查看状态栏显示“DRCanalysismodeisnoton”。选择【Analyze】【AnalysisModes】命令出现【AnnlysisMode】对话框。选择【StublengthNet】选项“On”确认选择了【onlineDRC】。点击按钮。右键点击【Topology】的【Actual】栏在弹出的菜单选择【Analyze】命令分析拓扑。查看此栏显示依然为黄色。将鼠标放在黄色区域观察状态栏显示“‘Verifyschedule’isnotsetto‘YES’”。可以用几种方法将【VerifySchedule】栏设置为“YES”。Netbynet-即每次点击一个网络的【VerifySchedule】栏在下拉列表选择“YES”。Byrange-即一次选中很多网络然后点击网络的【VerifySchedule】栏在下拉列表选择“YES”。Byobjectgrouping-先创建一个“bus”然后点击网络的【VerifySchedule】栏在下拉列表选择“YES”。AlteranECSet-在【ElectricalConstraintSet】文件夹的【AllConstraints】工作薄点击ECSet的【VerifySchedule】栏选择“YES”。所有的参考此ECSet的网络都会继承这个信息并更新。按照上述第个方法将【VerifySchedule】栏选择“YES”。查看约束管理器【Net】文件夹下面的网络A~A的显示已经有分析的结果。请见图。图分析结果SchedulingNetsRevisited在上一节学习重新定义一个网络的节点顺序并使用约束管理器指定此schedule到几个网络。在本节将使用SigXplorer和约束管理器完成同样的任务。利用SigXplorer和约束管理器重排网络节点在PCBDesign界面打开文件lessonbrd然后启动约束管理器。打开【Net】文件夹的【Routing】下面的【Wiring】工作表。选择网络A~A,按右键选择【Creat】【Bus】输入总线名“abus”点击按钮。请见图。图生成总线回到PCBDesign界面选择【Display】【ShowRats】【Net】命令。在约束管理器界面选择总线ABUS按右键选择【Select】。查看总线ABUS的网络鼠线都显示出来。下面提取总线进入Sigxp。在约束管理器界面右键点击总线ABUS在弹出的菜单选择【SigXplorer】。如果出现对话框选择【Expert】。拓扑显示如图。拓扑结构为总线的第个成员的。注意图中部件的名称可能与各位的不同。图拓扑结构图中的三角形代表管脚buffers圆柱体代表理想传输线下面显示的值是time或者length细的线代表理想的连接。点击每条细的黄色线删除所有细的黄色线。移动各个部件并点击按钮再点击一个理想传输线拷贝一条线放在图中如图所示。图重排部件点击各个原点将线连接。请见图。图连线完成的拓扑点击按钮调整部件排列请见图。图重排的拓扑选择【Set】【Constraints】命令点击【Wiring】标签栏设置【VerifySchedule】为“Yes”。点击按钮。点击按钮更新约束管理器。回到约束管理器界面点击按钮点击按钮。关闭SigXplorer。第章相对传输延迟在第章已经介绍了相对传输延迟的内容本章将利用约束管理器和SigXplorer来创建一个包含串联端接的复杂的拓扑。请见图的走线规则:图走线规则从Driver到每个分支的走线长度一定要在~mil之间此外从驱动到每个分支的走线差值不能超过mil。从每个分支到接收的走线长度一定要在~mil范围之内。相对传输延迟启动PCBDesign打开lessonbrd。点击启动约束管理器。打开【Wiring】工作表右键点击ADDRBUS在弹出的菜单选择SigXplorer选择【Expert】。按照上一章介绍的方法重新调整拓扑请见图。图调整后拓扑选择【Set】【Constraints】点击【Wiring】标签将【VerifySchedule】设置为“Yes”。点击【RelPropDelay】标签。在【RuleEditing】栏点击按钮在【PinsTees】栏点击U再点击T注意【Scope】栏为“Local”在【DeltaType】栏选择“None”在【TolType】栏选择“Length”在【Tolerance】栏输入“”点击按钮。再增加另外一条规则。在【RuleEditing】栏点击按钮在【PinsTees】栏点击U再点击T注意【Scope】栏为“Local”在【DeltaType】栏选择“None”在【TolType】栏选择“Length”在【Tolerance】栏输入“”点击按钮。请见图。图相对传输延迟设置击【PropDelay】标签。设置【RuleType】栏为“Length”,使用上面的方法设置传输延迟如下表。设置完成请见图。图设置传输延迟点击按钮。选择【File】【UpdateConstraintManager】。到约束管理器点击按钮点击按钮。退出SigXplorer。打开【MinMaxPropagationDelays】工作表请见图。图更新结果选择【Analyze】【AnalysisModes】出现【AnalysisModes】对话框选择【OnlineDRC】。第章MatchDelay本章将利用约束管理器和SigXplorer来为所有的总线成员创建匹配延迟。相对和匹配的延迟组是nets,Xnets,orpinpairs的集合一定要匹配或者相对于群组中的某个指定的目标。如果Delta值没有定组中的所有成员将匹配在指定的误差范围内(匹配延迟)。如果定义了Delta值组中的所有成员都相对于某个指定的目标网络(相对传输延迟)。匹配的延迟启动PCBDesign打开lessonbrd启动约束管理器。打开【RelativePropagationDelay】工作表右键点击DBUS在弹出的菜单选择【SigXplorer】。进入SigXplorer选择【Set】【Constraints】点击【RelPropDelay】标签。在【RuleEditing】栏点击按钮更改名字为“DBUSM”在【PinsTees】栏点击U再点击U设置【Scope】栏为“Global”意即规则应用于网络之间不是在一个网络内。在【DeltaType】栏选择“None”在【TolType】栏选择“Length”在【Tolerance】栏输入“”点击按钮。点击按钮。选择【File】【UpdateConstraintManager】。到约束管理器点击按钮点击按钮。退出SigXplorer。回到约束管理器查看总线DBUS设置。选择【Analyze】【AnalysisModes】出现【AnalysisModes】对话框选择【OnlineDRC】选项。设置【RelativePropagationDelay】为“on”选择【DRCUnrouted】选项约束管理器计算延迟是基于鼠线的曼哈顿距离。点击按钮查看【Actual】和【Margin】相应栏为黄色显示。右键点击DBUSM在弹出的菜单选择【Analyze】在【Actual】和【Margin】栏显示出相应数值。请见图。图分析后结果第章解决DRC冲突本章的内容和上一章有些类似不同之处在于本章的练习是已经走好线的并包含约束冲突。解决DRC冲突启动PCBDesign打开lessonbrd移动画面到走线完成的部分。启动约束管理器打开【RelativePropagationDelay】工作表。右键点击【ReferencedElectricalCSet】栏在弹出的菜单选择【HideColumn】。按照上述操作将【PinPair】和【Scope】栏隐藏。选择【View】【Option】命令不选择【WorksheetSelector】选项。点击按钮。在约束管理器界面右键点击DBUSM在弹出的菜单选择【Analyze】。将界面调整成如图所示。图显示界面下面将通过调整走线来去掉冲突注意调整最差的网络并不一定是最好的策略在这个练习中将会发现仅两个管脚pinpair需要调整以使整个网络满足设计规则的要求。右键点击DBUSM在弹出的菜单选择【Analyze】可以看到在【Length】显示出走线的长度。目的是将走线的长度进行排序找出偏离最多的网络。右键点击【Length】在弹出的菜单选择【Sort】将走线排序。注意到最长的线是mil最短的线是mil更要注意的是大多数的走线都在~mil之间都在mil偏差范围之内。对于MatchDelay规则每对管脚对之间都要相互比较这个练习中只有管脚对U:U和U:U在偏差之外它们对应的网络是D和D需要缩短这两个网络的走线长度以解决冲突。右键点击U:U对应的【Length】栏在弹出的菜单选择【Select】。在PCBDesign中查看此网络已经被高亮。使用Slide命令调整线长调整时注意观察弹出的窗口中长度的显示。请见图。图长度差值显示相同方法再将D调整线长。回到约束管理器观察所有的网络已经变为绿色。第章约束管理器具体约束管理器的操作和使用方法请见培训教材《约束管理器用户手册》。层次设计中的电子约束在层次设计中有约束一定要记住以下事情:·TeamDesign-团队设计·层次设计中调用一次BLOCK的约束·层次设计中调用多次BLOCK的约束·只读BLOCK中的约束·团队设计设计团队工作在一个层次设计中在这个设计环境中每个设计者可能设计其中的一个模块当所有的设计者都完成了他们的模块团队组织者就将所有的模块收集到一个顶层设计中。请见下图:在团队设计环境中Cadence推荐按照下面的方法管理约束:·模块设计者一定不要使用约束管理器去管理低层次的模块。一定要在原理图中加电子约束属性。·一个模块被调用了几次叫做重用或者复制模块。比如BITCOUNTER被复制了两次。在OccurrenceEdit模式模块设计者不要加电子约束属性给复制的模块。这是因为在OccurrenceEdit模式中Occurrence属性不会被放入约束管理器中。Cadence推荐在团队组织者收集所有的低层次模块进顶层设计之后在OccurrenceEdit模式给复制的模块添加约束属性。·团队组织者在收集所有的模块之后启动约束管理器低层次模块的电子约束属性都会在约束管理器中显示。·在层次设计中调用一次BLOCK的约束如果在设计中仅仅调用一个模块一次可以选择Tools>Constraints>UpdateSchematic或者运行反标注在模块中的约束的任何改动都会显示在层次、扩展和OccurrenceEdit模式。如果一个模块的其中网络的电子约束在约束管理器中删除了在启动约束管理器时会提示使用反标将约束删除也就是说约束在约束管理器中删除了但是还存在在原理图中。选择Tools>Constraints>UpdateSchematic命令来删除约束。注意如果没有选择Tools>Constraints>UpdateSchematic而退出了约束管理器直接修改网络的约束属性然后保存原理图新的约束值会出现在约束管理器中。·层次设计中调用多次BLOCK的约束如果在设计中多次调用了一个模块选择Tools>Constraints>UpdateSchematic命令或者反标在模块中约束的任何改变仅仅在OccurrenceEdit模式才能看到。因为多次调用的模块的属性不能反标给原理图。可以在原理图中修改网络属性然后保存原理图。·只读模块的约束如果层次设计中使用了只读模块的电子约束属性或者约束属性的一个占位符在约束管理器中修改或者删除了约束反标原理图时会报错。这是因为只读的模块是不允许写的。为了避免这些在原理图的只读模块中添加属性NOBACKANNOTATE=ALL。注意:属性NOBACKANNOTATE=ALL只能应用于添加的模块而不能应用于它的子模块。·约束管理器创建的两个文件·pstcmbackdat这个文件包含原理图和PCB中存在的不同信息此文件在packaged视图中。·Conceptcmlog此文件中包含从DesignEntryHDL启动约束管理器时的警告和错误信息。此文件在temp路径中。文件中包含下列信息:原理图中网络或者管脚的电子约束属性的语法错约束差异报告。docdocdocdocdocvsd�SystemDesignBusDiffPairXnetNetMatchedRelativeGroupPinPair����������
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新课改视野下建构高中语文教学实验成果报告(32KB)

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