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首页 第8章程序部分8.4 ADC0809 VHDL控制程序

第8章程序部分8.4 ADC0809 VHDL控制程序.doc

第8章程序部分8.4 ADC0809 VHDL控制程序

。CYSTE,M
2018-09-08 0人阅读 举报 0 0 0 暂无简介

简介:本文档为《第8章程序部分8.4 ADC0809 VHDL控制程序doc》,可适用于工程科技领域

ADCVHDL控制程序见随书所附光盘中文件:ADCVHDL程序与仿真。文件名:ADCvhd功能:基于VHDL语言实现对ADC简单控制说明:ADC没有内部时钟需外接KHz~Hz的时钟信号这里由FPGA的系统时钟(MHz)经分频得到clk(KHz)作为ADC转换工作时钟。最后修改日期:libraryieeeuseieeestdlogicalluseieeestdlogicunsignedalluseieeestdlogicarithallentityADCisport(d:instdlogicvector(downto)ADC输出的采样数据clk,eoc:instdlogicclk为系统时钟eoc为ADC转换结束信号clk,start,ale,en:outstdlogicADC控制信号abcin:instdlogicvector(downto)模拟选通信号abcout:outstdlogicvector(downto)ADC模拟信号选通信号q:outstdlogicvector(downto))送至个并排数码管信号endADCarchitecturebehavofADCistypestatesis(st,st,st,st,st,st,st)定义各状态的子类型signalcurrentstate,nextstate:states:=stsignalregl:stdlogicvector(downto)中间数据寄存信号signalqq:stdlogicvector(downto)begincom:process(currentstate,eoc)规定各种状态的转换方式begincasecurrentstateiswhenst=>nextstate<=stale<=''start<=''en<=''whenst=>nextstate<=stale<=''start<=''en<=''whenst=>nextstate<=stale<=''start<=''en<=''whenst=>ale<=''start<=''en<=''ifeoc=''thennextstate<=st检测EOC的下降沿elsenextstate<=stendifwhenst=>ale<=''start<=''en<=''ifeoc=''thennextstate<=st检测EOC的上升沿elsenextstate<=stendifwhenst=>nextstate<=stale<=''start<=''en<=''whenst=>nextstate<=stale<=''start<=''en<=''regl<=dwhenothers=>nextstate<=stale<=''start<=''en<=''endcaseendprocessclock:process(clk)对系统时钟进行分频得到ADC转换工作时钟beginifclk'eventandclk=''thenqq<=qq在clk的上升沿转换至下一状态ifQQ=""THENclk<=''currentstate<=nextstateelsifqq<=""thenclk<=''endifendifendprocessq<=reglabcout<=abcinendbehav

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