EDA期末考试试卷及答案word文档良心出品

（A卷）赣南师范学院级号名2010—2011学年第一学期期末考试试卷（A卷）（闭卷）班学姓年级2008专业电子科学与技术（本）课程名称EDA技术基础D．WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包BA．STD_LOGIC_ARITHB．STD_LOGIC_1164C．STD_LOGIC_UNSIGNED．密内答线得题封不题号一二三四五总分得分阅卷人注意事项：1、教师出题时请勿超出边界虚线；2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线；3、答题请用蓝、黑钢笔或圆珠笔。一、单项选择题（30分，每题2分）1．以下关于适配描述错误的是BA．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件B．适配所选定的目标器件可以不属于原综合器指定的目标器件系列C．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D．通常，EDAL软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由FPGA/CPLD供应商提供2．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述D。A．器件外部特性B．器件的综合约束C．器件外部特性与内部功能D．器件的内部功能3．下列标识符中，B是不合法的标识符。A．State0B．9moonC．Not_Ack_0D．signall4．以下工具中属于FPGA/CPLD集成化开发工具的是DA．ModelSimB．SynplifyProC．MATLABD．QuartusII5．进程中的变量赋值语句，其变量更新是A。A．立即完成B．按顺序完成C．在进程的最后完成D．都不对6．以下关于CASE语句描述中错误的是AA．CASE语句执行中可以不必选中所列条件名的一条B．除非所有条件句的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHENOTHERS=><顺序语>”C．CASE语句中的选择值只能出现一次DSTD_LOGIC_SIGNED8．基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→A→综合→适配→时序仿真→编程下载→硬件测试。A．功能仿真B．逻辑综合C．配置D．引脚锁定9．不完整的IF语句，其综合结果可实现DA．三态控制电路B．条件相或的逻辑电路C．双向控制电路D．时序逻辑电路10．下列语句中，属于并行语句的是AA．进程语句B．IF语句C．CASE语句D．FOR语句11．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，C是错误的。A．综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件B．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的C．综合是纯软件的转换过程，与器件硬件结构无关D．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束12．CPLD的可编程是主要基于什么结构D。A．查找表（LUT）B．ROM可编程C．PAL可编程D．与或阵列可编程13．以下器件中属于Altera公司生产的是BA．ispLSI系列器件B．MAX系列器件C．XC9500系列器件D．Virtex系列器件14.在VHDL语言中，下列对时钟边沿检测描述中，错误的是DA．ifclk'eventandclk='1'thenB．ifclk'stableandnotclk='1'thenC．ifrising_edge(clk)thenD．ifnotclk'stableandclk='1'then15．以下关于状态机的描述中正确的是BA．Moore型状态机其输出是当前状态和所有输入的函数B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数D．以上都不对第1页（共3页）（A卷）级号名班学姓密内答线得题封不二、EDA名词解释，写出下列缩写的中文含义（10分，每题2分）1．FPGA：现场可编程门阵列2．HDL：硬件描述语言3．LE：逻辑单元4．FSM：有限状态机5．SOPC：可编程片上系统三、程序填空题（20分，每空2分）以下是一个模为60（0~59）的8421BCD码加法计数器VHDL描述，请补充完整LIBRARYIEEE;；ENTITYtaISPORT(CLK:INSTD_LOGIC;SHI:OUTINTEGERRANGE0TO9;GE:OUTINTEGERRANGE0TO9);END;ARCHITECTUREbhvOFtaISSIGNALSHI1,GE1:INTEGERRANGE0TO9;BEGINPROCESS(CLK)BEGINIFCLK’EVENTANDCLK=’1’thenIFGE1=9THENGE1<=0;IFSHI1=5THENSHI1<=0;ELSESHI1<=SHI+1;ENDIF;ELSEGE1<=GE1+1;ENDIF;ENDIF;ENDPROCESS;GE<=GE1;SHI<=SHI1;ENDbhv;四、程序改错题（仔细阅读下列程序后回答问题，12分）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYgaISPORT(CLK:INSTD_LOGIC;5Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDgb;ARCHITECTUREbhvOFgaISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)11BEGIN12IFRISING_EDGE(CLK)begin13IFQ1<“1001”THEN14Q1<=Q1+1;15ELSE16Q1<=(OTHERS=>'0');17ENDIF;18ENDIF;ENDPROCESS;Q<=Q1;21ENDbhv;程序编译时，提示的错误为：Error:Line12:Filee:\mywork\test\ga.vhd:VHDLsyntaxerror:IfstatementmusthaveTHEN,butfoundBEGINinsteadError:Line14:Filee:\mywork\test\ga.vhd:Subprogramerror:can’tinterpretsubprogramcall请回答问题：在程序中存在两处错误，试指出并修改正确（如果是缺少语句请指出应该插入的行号）:（1）12行begin改为then（2）第2行和第3行见加USEIEEE.STD_LOGIC_UNSIGNED.ALL;五、程序设计题（28分）第2页（共3页）（A卷）级号名班学姓密内答线得题封不1．试用VHDL描述一个外部特性如图所示的数据选择器，S为控制端口。（10分）LibraryIEEE;UseIEEE.std_logic_1164.all;EntitysjxzISPort(A,B,S:instd_logic;Q:outstd_logic);ENDentitysjxz;ArchitecturebhvofsjxzISProcess(S)BeginIFS=’0’ThenQ<=A;ELSEQ<=B;ENDIF;ENDPROCESS’ENDbhv;TYPEFSM_STIS(S0,S1,S2,S3);SingnalC_ST:FSM_ST;BeginProcess(clk,rst)BeginIFrst=’1’thenC_ST<=S0;ELSIFclk’eventANDclk=’1’thenCASEC_STISWhenS0=>IFIn1=’1’thenC_ST<=S1;ELSEC_ST<=S0;ENDIF;Out1<=”0000”;WhenS1=>IFIn1=’0’thenC_ST<=S2;ELSEC_ST<=S1;ENDIF;Out1<=”1001”;WhenS2=>IFIn1=’1’thenC_ST<=S3;ELSEC_ST<=S2;ENDIF;2.下图为某一状态机对应的状态图，试用VHDL语言描述这一状态机。（18分）0S01S1100001001001S31S2011111100LibraryIEEE;UseIEEE.std_logic_1164.all;UseIEEE.std_logic_unsigned.all;EntityFSM1ISPORT(clk,rst:instd_logic;In1:instd_logic;Out1:outstd_logic_vector(3downto0));ENDentityFSM1;ArchitecturebhvofFSM1ISOut1<=”1100”;WhenS3=>IFIn1=’0’thenC_ST<=S0;ELSEC_ST<=S3;ENDIF;Out1<=”1111”;ENDCASE;ENDIF;ENDprocess;ENDbhv;第3页（共3页）