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高速PCB_PDF_第8章 数字时序分析.pdf

高速PCB_PDF_第8章 数字时序分析

xiao_20141220
2010-08-19 0人阅读 举报 0 0 暂无简介

简介:本文档为《高速PCB_PDF_第8章 数字时序分析pdf》,可适用于IT/计算机领域

中国PCB技术网翻译整理阿鸣第八章数字时序分析通过前面几章节的介绍我们已经掌握了对信号的传播过程进行建模和分析的所有要点并能初步预计由于非理想的高速现象而造成信号完整性变化及对时序影响的情况。但是仅仅了解这些还不足以去设计一个数字系统下一步要做的就是去协调整个系统使各部分单独的器件之间能够互相“对话”其中包括对时钟或选通(Strobe)信号的时序调整使得数据信号在正确的时间内被锁存从而满足接收器件所必需的建立和保持时间。在这一章节里我们描述了在共同时钟和源同步总线结构的系统中所必须满足的最基本的时序方程。了解这个时序方程式之后设计者才可以知道哪些时序器件会影响系统的性能继而制定设计目标确定最大的总线速度以及计算时序裕量等等。共同时钟时序在共同时钟系统设计中驱动端和接受端共用一个时钟信号。图描述了一个共同时钟前端总线结构类似于PC系统设计(前端总线就是连接处理器和芯片组的介质)。这个例子描述了处理器如何发送一位数据到芯片组以及器件的IO如何进行内部锁存操作的过程。一个完整的数据传输需要经过两个时钟脉冲第一个脉冲将数据锁存至驱动触发器而第二个脉冲将数据锁存至接收触发器。大致过程如下:图:共同时钟总线的结构简图中国PCB技术网翻译整理阿鸣.处理器的内核电路在驱动触发器的输入端提供必要的数据(Dp).系统时钟边沿(clkin)由时钟驱动器发送沿着传输线传输到处理器触发数据从Dp到输出端Qp。.信号Qp传输到接受端Dc,在时钟沿的触发下被芯片组电路读取。从以上数据读取操作次序的分析我们可以得出一些最基本的结论电路内部延迟和传输线的延迟必须要小于一个时钟周期。因为每个信号的传输都要经历两个时钟沿触发:第一个触发沿将数据从处理器内部发送到输出缓冲器(Qp)然后第二个时钟边沿将芯片组接受端的数据锁存到内部电路。基于这点考虑共同时钟总线能工作的最大频率存在一个理论上的极限也就是说必须保持电路和PCB走线总的延迟小于系统的时钟周期。在设计一个共同时钟系统的时候所有这些延迟还有接受器件的建立和保持时间要参数都条件需要满足。所谓建立和保持时间就是为保证数据能正确存取数据信号必须在时钟沿到达前后持续保持在接收输入端的最短时间要求。共同时钟时序方程我们可以得出共同时钟总线的时序方程图中的箭头表征系统的各部分延迟这些参数代表的物理含义均已经在图中标注。实心的线代表的是计算建立时间的“时序环”虚线代表的是计算保持时间的“时序环”。下面来介绍一下如何利用时序环来构造系统必须满足的时序方程式。图:共同时钟总线的时序图表系统各部分的延迟可以分为三组:Tco、飞行时间(Flighttime)和时钟抖动(Jitter)。中国PCB技术网翻译整理阿鸣Tco(timefromclocktooutput)是指时钟触发开始到有效数据输出的那部分延时飞行时间简写为Tflt是指传输线带来的信号延迟时钟抖动通常是指时钟的周期之间(cycletocycle)的时序误差还可能指某段时间内的时序变化(Periodjitter)这些都会造成时钟触发边沿的偏移。在这里我们所指的Jitter是包含了可能引起时钟信号本身时序变化的所有因素。建立时间为了将数据信号正确地锁存至器件内部就必须要使得信号提前于时钟边沿到达接收端。接收器的建立时间就是指数据被时钟沿触发之前必须在输入端有效存在的时间。在共同时钟系统中由于第一个时钟发出数据第二个时钟接收数据这就意味着电路和传输线的延迟要足够小这样才能保证数据信号提前于时钟边沿到达接收端。为了保证这一点设计者必须决定数据和时钟信号之间的延迟从而满足接收器的建立时间要求如果不但满足了接收器件的建立时间要求还能有一定的时序富余那多余的这部分时间就称之为“建立时间裕量”。图表描述了数据信号和时钟信号在驱动端以及接收端的相互关联可以注意时序该图表中的实线箭头每个箭头表示信号在各部分传输路径上不同的电路和传输线延迟。这些实线箭头构成一个环被称为“建立时序环”。这个环的左半部分表示第一个时钟边沿到数据信号传输到接收端(Dc)的总的延时而右半部分代表接收器的时钟信号总的延时。为了得到建立时间方程我们必须考虑时序环的左右两个部分。首先我们来计算一下第一个时钟触发沿开始到数据到达接收器输入端的总延时公式如下():公式()这里TcoclkB是时钟驱动器的内部延迟指边沿触发到输出有效数据的时间即clocktooutputdelayTfltclkB是信号沿着PCB走线从时钟驱动芯片到发送器件的传输延迟Tcodata是数据发送端的内部延迟而Tfltdata是数据信号从发送端到接收端的传输延迟。然后我们再计算一下接收器时钟信号的传输延时同样以第一个时钟延触发的时刻为基准。在图表里面就是右半边的实线时序环公式()为:公式()这里Tcycle是指时钟的周期TcoclkA是时钟驱动器的内部延迟(clocktooutputdelay)TfltclkA是时钟信号从时钟驱动芯片到接收器件的传输延迟而Tjitter是时钟周期间的抖动误差通常Jitter参数取负值这样是为了考虑到最差情况下的时序裕量。计算建立时序裕量的方法就是将公式和公式相减然后将得到的结果和接收器件的建立时间参数要求相比较最终得到的数值就是建立时间的裕量(公式):(公式)在系统设计中往往将公式中的各个时序物理量分成电路延迟和PCB延迟两个部分这样可以进一步提高公式的实用性将前面几个公式带入如到所示:(公式)我们定义时钟驱动器的输出时钟偏移(TclockSkew)为:(公式)中国PCB技术网翻译整理阿鸣这个参数通常可以在器件手册中查到。两个时钟信号之间由于PCB走线而引起的时序偏移可以定义为TPCBSkew:(公式)这样我们就可以得到建立时序方程的一种最实用的形式(公式):(公式)一个共同时钟系统只有在满足建立时序裕量大于(至少等于)的条件下才能正常工作。保证足够建立时间裕量的最简单的方法是延长接收端的时钟信号走线缩短到驱动端的时钟走线或者缩短驱动端和接收端之间的数据信号走线长度。保持时间和建立时间的要求类似数据信号要想正确无误地被锁存还必须在输入缓冲端持续存在一段时间这样时钟沿才能有足够的时间触发存取。这段最少持续时间的要求就称为保持时间。在共同时钟系统总线的设计中同样需要计算所有的电路和传输线延迟来保证满足器件保持时间的要求。但是第二个时钟边沿在触发数据的读取的同时也会让驱动端发送新的数据信号因此就必须要保证这个新的数据到达接收器输入端之前前一个数据已经被有效锁存。也就是说接收端的时钟信号延迟和器件需要的保持时间之和要小于数据信号的传输延迟。为了得到保持时间的时序方程我们可以继续参考图表所示上面的虚线箭头同样构成一个环状可以称为“保持时间环”。根据上面所述我们可以通过比较接收端的时钟延迟和新数据的传输延迟来确定是否满足要求。这两部分的延迟可以由公式得出:(公式)(公式)注意到在上面的公式中时钟周期和时钟抖动误差都没有包含在内这是因为保持时间并不依赖于时钟的周期而时钟抖动这里定义为时钟周期之间的误差既然时钟周期和保持时间裕量计算无关抖动误差自然也不用考虑。这样就可以得到保持时间裕量的计算公式(公式):(公式)如果把前面的式和代入就可以得到最常用的保持裕量的计算公式():()大拇指规则:共同时钟总线设计z共同时钟技术通常适用于中等速度的总线设计比如MHz~MHz以下的频率超过这个频率范围就需要采用一些其它的技术比如源同步时钟技术。z由于器件内部电路和PCB走线的延迟这在理论上限制了共同时钟总线能工作的最大频率同样在频率固定的情况下就限制了最长的走线距离。z走线延迟最主要由走线长度决定而走线长度常常受散热因素决定。随着总线速度的提升散热性能要求的增加迫使器件摆放的间隔增大这在一定程度上也限制了共同时钟系统的速度提升。中国PCB技术网翻译整理阿鸣源同步时序源同步时序就是一种时钟或选通信号和数据同时从驱动芯片产生并同步传输的一种技术。数据位信号首先到达接收端过一段时间之后数据的选通信号也到达并触发数据的存取。图就是一个源同步总线的示意图:图:源同步总线数据和选通信号的相互关系和共同时钟相比源同步时钟系统有一些优点最主要的好处就是能显著提升总线的最大速度。因为选通信号和数据信号是从同样的驱动源发出理论上没有最高运行频率的限制而不象共同时钟那样受到电路和传输线延迟的制约。当然由于受到其它一些非理想因素的影响实际的源同步总线设计还是存在一定的频率极限。要时刻记着即便是源同步时钟系统器件的建立时间和保持时间的要求仍然必须满足这样才能保证系统的正常工作。举个例子假设数据信号提前于选通信号纳秒从驱动缓冲端发出而接收芯片要求的建立时间是纳秒那么只要数据信号在PCB走线上的延时不落后于选通信号纳秒之外数据信号就能够被正常读取。因此源同步总线的设计最主要取决于数据信号及选通信号(也就是源同步时钟)传输延迟之间的差异。影响这个差异的因素很多比如同步开关噪声、走线长度、传输线阻抗、信号完整性、缓冲器特性等等。图是一个典型的源同步总线功能模块示意图详细描述了源同步时序的传输路径可以注意到选通信号被用作接收端的边沿时钟触发。驱动芯片的数据和选通信号由内部电路提供总线时钟(busclock)由锁相环电路(PLL)产生通常是系统时钟的倍数。这个系统要能正常工作就必须控制数据信号和选通信号的时序关系满足一定的建立和保持时间要求也就是说选通信号要比数据信号延迟一定的时间。为了实现这个延迟可以采用多种方法。比如有一种方法就是在第一个总线时钟脉冲时发送数据信号而在第二个脉冲发送选通信号这就产生了一个时钟周期的延时还可以在时钟的上升沿发送数据信号在下降沿发送选通信号这就保证了半个时钟周期的延时更普遍的方法是利用延迟单元电路来实现这个目的这样可以根据设计者的目的让这个延时电路实现数据和选通信号之间的时序中国PCB技术网翻译整理阿鸣偏移量图中就是采用的这种方法。Figure:源同步总线功能模块示意图理想的数据和选通信号之间的延时需要根据不同的电路设计来确定。一般对于占空比为的数据信号传输来说理想的偏移量是度相位图描述了一个典型的源同步总线中数据和选通信号的相互关系。Figure:源同步总线中数据的建立和保持时间中国PCB技术网翻译整理阿鸣源同步时序方程推导源同步总线的时序方程首先就是计算数据和选通信号的传输延迟之间的差异。图是一个简单描述源同步总线的建立时序图表在这个特殊的例子中每个数据传输需要经过两个时钟脉冲第一个脉冲发送数据信号而第二个脉冲发送选通信号。和前面共同时序分析一样接收器件的建立时间裕量和保持时间裕量都必须大于等于才能让系统正常工作。图:源同步时钟总线的建立时序建立时间为了确定最终的时序方程首先计算数据和选通信号的延时:(公式)(公式)这里Tdelay是数据信号和选通信号之间的发送延时。将公式减去再和接收器件需要的建立时间要求相比就得出建立时间裕量的计算公式():(公式)式中Tcostrobe是选通信号驱动芯片的时钟到输出延迟Tfltstrobe是选通信号从驱动端到接收端的传输延迟Tcodata是数据信号驱动芯片的时钟到输出延迟Tfltdata是数据信号的PCB传输延迟Tdelay则是数据信号和选通信号被发送的延迟设定在这个例子里这个延迟假设为一个时钟周期(图)。如果我们再做一些特殊的定义这个时序方程可以进一步被中国PCB技术网翻译整理阿鸣简化:(公式)(公式)Tvb,即“validbefore”,指的是在选通信号发送之前数据信号已经有效存在的时间。TPCBskew是数据信号和选通信号的飞行时间之间的时序偏移。注意:这个时序偏移实际上包含了驱动芯片内部输出管脚到接收芯片内部接收管脚之间的所有延迟包括封装、接插件以及其它所有可能引起一定延迟的参数而不能被定义名所误导认为单纯是PCB走线引起的延时偏移。简化后的建立时间裕量公式为():(公式)这里Tvb是负值这是因为标准的计算数据和选通信号的时序偏移是用数据信号达到时间减去选通信号到达时间而一般来说数据信号需要提前达到接收端所以它们的时间相位差是负的。保持时间计算保持时间的方法和建立时间的计算基本类似只是需要比较的延时是选通信号和下一个传输的数据信号。计算的公式如下():(公式)保持时间的示意图表可以参见图同样将公式和的定义代入即可得到简化的计算公式。()简化的保持时间裕量计算公式():()Tva就是“validafter”是指选通信号发送之后数据信号依然有效持续的时间。中国PCB技术网翻译整理阿鸣Figure:源同步时钟总线的保持时序和前面强调的一样这里的TPCBSkew包含了所有可能引起时序偏移的因素。利用眼图分析源同步时序方程一种简单实用的图形化分析时序的方法称之为“眼图”图是一个理想的接收端数据及选通信号的眼图很容易可以看出Tva和Tvb就是传输延时、保持建立时间以及时序裕量的总和。这样也可以得到另外一种排列形式的时序公式(公式和公式)可以让大家深入了解源同步系统的本质。这两个利用眼图得到的时序公式和利用时序图表得出的Figure:利用眼图计算源同步总线的时序方程公式是等同的经过排列转化都可以得到最终的建立保持裕量的计算公式(式和)。唯一有所区别的是公式中Tvb的和公式中符号不同之所以这里取相反的值(为正数值)是为了在眼图中能更为方便地表述其表征的涵义都是统一的。中国PCB技术网翻译整理阿鸣()()()()大拇指规则:源同步总线时序z理论上没有最高总线速度限制。z总线的速度受数据信号与选通信号之间的延时影响。z一些非理想的因素会产生意外的时序偏移从而在一定程度上限制源同步总线的速度。z飞行时间不会影响源同步时钟信号的传输。z选通信号和数据信号采用同样方式走线较为有利将最大程度上减小彼此之间的时序偏移。特别要注意:本书里提到的各种因素都会对信号的延时或者时序偏移产生影响比如SSN(同步开关噪声)、非理想回流路径、阻抗不连续、ISI(InterSymbolInterference)、连接器、封装以及其它各种各样的非理想的情况。这些在进行模拟分析的时候都必须要考虑到。可选择的源同步设计方案可供选择的源同步系统设计方案有好几种这些技术大多数是利用加倍系统时钟的方法来达到提升总线时钟的目的。图就是其中一种设计方案它数据总线的触发时钟是系统时钟的两倍还利用了双选通信号的技术。具体的表现为:数据信号由系统时钟的上升沿发送而利用下降沿发送选通信号而选通信号是双重的(差分形式)就依次利用STB(选通信号)和STBN(反相选通信号)的上升沿来进行数据的读取。也就是说第一个数据由STB的上升沿触发读取而第二个数据就由STBN的上升沿读取时序的计算方法同样可以利用小节中的源同步时序方程这里不作推导。中国PCB技术网翻译整理阿鸣Figure:一种可选的源同步总线设计方案可选的总线数据传输技术随着速度的不断提高源同步时序系统的实现也变得越来越困难尤其是在时序延迟的控制上面。诸如同步开关噪声、非理想回路、码间干扰(ISI)、串扰等非理想效应都会显著地影响时序此外每经过一个插槽或连接器都会增加一个不确定的变化因素。前面提到过只有保证数据信号和选通信号的传输路径完全一样(至少基本一致)才能保证时序和信号完整性上受到的干扰最小。而普通的源同步技术面临的一个问题就是:当数据信号提前一段时间(大概几百ps到几ns)发送这段时间内内部电路、电源系统以及系统内其它部分产生的噪声都可能耦合到选通信号从而影响了它的信号质量导致和数据之间的延时发生较大变化。于是人们不断研究新的总线技术就是为了最大程度上减少不确定的信号时序偏移问题下面就介绍两种可供选择的技术方案。附带发生式时钟这种附带发生式时钟技术(incidentclocking),就是让数据信号和选通信号同时产生发送而不象普通的源同步系统中源同步时钟需要延迟一段时间。这样做的目的就是使得数据和选通信号处于相同的噪声干扰环境即便受到的干扰较为严重在时序和信号完整性上的偏移是同相位的这样就可以在一定程度上缩小数据和选通信号之间传输延时从而提高总线能承载的最高频率。但是接下来的问题是:数据和选通信号同时发送如何保证接收端足够的建立和保持时间?很显然解决方法就是在接收芯片内部增加一个内部延时模块同样可以保证正确的时序。也许从表面看来这样的做法可能和使用这样技术本身的中国PCB技术网翻译整理阿鸣目的并不相符合因为接收器件的电路噪声同样会影响选通信号的质量但是从理论上分析在传统的源同步结构设计中接收芯片产生的电路干扰要远远小于驱动芯片产生的噪声。嵌入式时钟另外一种比较有前途的源同步时钟技术被称为嵌入式时钟(embeddedclocking)这种技术是将源同步时钟信号内含在数据信号中传输有点类似于通信技术中的信道借用策略可以不用单独的选通信号而通过PLL器件利用数据信号本身来构造时钟信号。但是由于PLL构建一个时钟信号必须要变化足够快的数据输入信号为了获取足够的数据信号通常存在一定的额外的间接数据(Overhead)。举个例子如果数据传输中长时间都是“”信号根据运算法则就需要发出周期性的“”来保证驱动端和接收端的PLL保持相同相位。尽管这个技术看起来前景不错但根据计算需要大概的也就是说每传输位的数据就同时传输了个时钟信号。

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