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高速PCB_PDF_第6章 非理想回路,同步开关噪声和电源分配.pdf

高速PCB_PDF_第6章 非理想回路,同步开关噪声和电源分配

xiao_20141220
2010-08-19 0人阅读 举报 0 0 暂无简介

简介:本文档为《高速PCB_PDF_第6章 非理想回路,同步开关噪声和电源分配pdf》,可适用于IT/计算机领域

中国PCB技术网翻译整理飞跃无限、阿鸣第六章非理想回路同步开关噪声和电源分配本章将要讨论三个方面的内容非理想回路、同步开关噪声和电源分配它们之间的联系是非常紧密的实际上它们各自产生的影响有时在实验室的测试设备中都是很难分辨的。以前这些效应在设计过程中常常被忽略只有在早期系统工程建立后才能被发现和修补。然而随着器件速度的提升那些后期补救办法的效果越来越差而这些效应对系统的性能的影响则越来越显著。鉴于本章所阐述的内容是高速理论中最难理解的部分之一而同时也是任何高速设计中所必须考虑的非常关键的东西所以读者们应当给予充分的重视。通常设计人员往往是期望这些问题不是很重要继而可以忽略但是期望是没有任何作用的最好是在问题出现以前就做好准备。、非理想的电流回路到目前为止本书已经讲述了对一个信号从驱动端经过封装、接口、接插件、母板走线、过孔和拐角最后到接收端的整个过程进行建模所必须的各方面内容。现在我们将重点关注非理想电流回路这也是高速设计中最难理解的一个概念。本章中详细阐述的很多效应是很难甚至不可能使用传统的电路仿真器进行模拟的而通常必须使用全波仿真器才能观察到完全的效应。接下来这部分内容的侧重点将不是讨论详细的建模技术而是更多地分析信号回流路径对系统性能的总体影响以及其产生的物理机制。总的说来设计的规则就是要保证非理想的回流路径尽可能的减少。、最小电感路径在第二章中已经讨论过信号是在信号走线和参考平面之间传输而并不仅仅是在信号线上传播。因此参考平面的物理特性和信号走线是同等重要的。一些设计者甚至是某些图:CMOS缓冲驱动下的以地为参考的传输线回流路径有经验的工程师也经常容易犯这样一个错误就是只关注信号走线的干净和可控而没有考虑信号将进行怎样的回流。应该强调的是:任何流入系统的电流都必须最终返回到源端同时这个返回电流将沿着最小阻抗的路径在大部分情况下最小阻抗的路径也就意味着是电感最小的路径。图描述了一个CMOS输出缓冲器驱动一条微带走线的情况图中显示的是驱动端由低变高开关输出的瞬态电流。在开关转换之前(时刻)信号线是通过导通的NMOS管接地的开关输出之后(时刻)输出缓存器立刻转变为逻辑高电平状态于是电流就注入信号线直到电压达到Vdd。随着电流沿着传输线进行传播在参考平面上就会感应出一个方向完全相反的镜像电流。为了构成一个回路这个镜像电流必须找到一条中国PCB技术网翻译整理飞跃无限、阿鸣阻抗最小的路径返回在这个例子中就要通过电源Vdd而最终形成回路。当回流路径上存在不连续点的时候电流就要绕过这些不连续的地方从而增大了回路面积回路面积的增加就会导致电感的增加这就会造成信号完整性的问题。因此回流路径的不连续会造成的最基本的效应就是等效地增加了电路上的串联电感而感应系数的大小则由电流实际绕过的距离来决定。、跨沟传输的信号为了表明较长回流路径的影响参见图该图描述了一根微带线跨过了地参考平面上的一个沟壑这是我们开始研究问题而构建的一个不连续回流路径的简单模型之所以选择这样的模型是因为它结构简单回流路径很容易被理解同时它也能被扩展应用到更多的常见结构中。当信号在传输线上传播时就会在地平面上感应出一个返回的电流。但是当信号传输到沟壑时一小部分返回电流将通过沟壑的寄生电容而传输而其他的电流只能是绕过沟壑。如果不考虑沟壑的电容并且假设沟壑是无限长的那么回路的阻抗将随着串联电感的增加和对地电容的减少而增大跨沟的信号线看上去就表现为一个开路的结构。图跨越地平面沟壑信号的驱动和回流情况图给出了跨沟信号在接收端大致的波形特性。在图中如果电流需要绕过的距离(D)小于信号边沿的电长度则这个沟壑的表现就象是在传输线当中串连了一个电感这个多出来的电感就会把信号中的部分高频的分量过滤从而减缓信号的上升边沿使拐角变得圆滑具体的波形可以参见图a相反如果回流绕过的路径比上升或者下降时间长那么在信号的波形上将会出现一个台阶(ledge)台阶的长度(以时间为单位)则取决于回流需要绕过不连续点的长度如图a所示。由于沟壑的宽度将直接影响桥接电容的大小而有一部分电流将通过这个电容传输(I=Cgap(dVdt))因此台阶的高度就由沟壑的宽度来决定。如图b所示沟壑的宽度越大那么电容的耦合就很小所以台阶也就越低。中国PCB技术网翻译整理飞跃无限、阿鸣图跨沟的尺寸对信号完整性的影响(a)回流绕过的长度对SI的影响(b)沟壑的宽度对SI的影响对于这个特殊的非理想回路来说另一个影响就是跨沟传输的多根信号走线之间将具有很高的耦合系数。其耦合的机理是源于沟壑本身:能量被耦合到开槽里然后通过开槽线(slotline)的模式传到其它走线上。开槽线也是一种传输线在这种模式下开槽两边的导体之间会形成场。图中的上半部分就是一个参考平面层存在沟壑而发生耦合的例子。经测量可知跨越同一个沟壑的两根信号线即使是超过英寸的距离也会产生显著的耦合。在这里的例子中两根信号走线相距英寸结果驱动信号线上将有占总能量%的能量耦合到相邻的传输线上。图也给出了跨沟传输的信号线对TDR测量的响应。由驱动的角度来看回路的不连续可以看作是串联了一个电感。图的下半部分给出了传输线终端接收到的波形可以注意到:如果回路绕过的距离D比较小那么由于感性滤波的作用信号的上升沿会有一定的衰减而如果D比较大那么信号的上升沿将会出现台阶现象。图一对跨越地平面开槽的信号的TDRTDT响应和耦合噪声中国PCB技术网翻译整理飞跃无限、阿鸣对跨沟传输信号的建模对于信号回流绕开距离较小的情况(也就是说沟壑的长度较短)这个不连续点可以使用一个串联电感来建模。利用公式和图可以确定沟壑电感的一阶近似值如果要得到更精确的模型则必须要使用维仿真器或者是通过实验室测量得到。WDDLgapshortln≈−()公式中L是电感D是电流的绕开的长度W是沟壑的宽度。假设这个回流路径的不连续点出现在一根长信号线的中间那么输入的阶跃信号上升沿的衰减可以用公式来近似计算。⎟⎟⎠⎞⎜⎜⎝⎛≈−−ZLTgapshortRL()信号跨越这个沟壑之后利用公式可以估算出通过之后的上升或者下降时间。其中Tinput是信号到达沟壑之前的上升下降时间而Tgap是信号跨沟之后的上升下降时间。inputRLgapTTT≈−()如果沟壑的电容和接收端的电容相当那么公式就要用其它计算方式代替TLR大概为倍的时间常数(LC)。需要注意的是在处理高速信号的时候永远不要让两根或以上的走线同时跨越参考平面的沟壑尽可能保证信号走线下面的参考平面的连续性。之所以这里给出了一些计算短沟壑效应的近似公式是因为有时候跨沟现象是不可避免的比如在有些设计中走线必须经过封装的抽气孔(degassingholes)或者过孔反焊盘(antipad)区域的上方。这样设计者就可以根据上面的这些公式来估算这种回流路径不连续的影响。如果信号跨沟是不可避免的那么在跨沟处信号线的两侧放置一些去耦电容可以降低影响因为这些电容可以为信号的回路供了一个交流的通路。虽然提供这样的交流短路电容可以显著的缩短沟壑的(有效)长度但是实际上往往是不可能在总线的每根走线之间都放置这样的电容。仔细地分析了信号走线跨越地平面沟壑的情况之后可以得出一些关于非理想回流路径的大致结论。大拇指规则:非理想的回流路径z非理想回路呈现出感性的不连续性。z非理想回路将虑掉信号中的一些高频分量从而延缓了信号的边沿速率。z如果回路的绕过的路径较长这种非理想的回路将在接收端产生一些SI的问题。z非理想回路增加了回路的面积继而产生一些EMI问题。z非理想回路将显著地增大跨沟信号之间的耦合系数。中国PCB技术网翻译整理飞跃无限、阿鸣、切换参考平面的信号另外一个常常被忽略的非理想回流路径的问题是信号切换参考平面的现象。图所示的是一个CMOS输出端驱动一根传输线的情况。刚开始的一段传输线的参考层是电源层(Vdd)于是就会在电源层上感应出相应的瞬态回流Im在信号线的正下方传输X的距离从图中图信号换层的回流路径可以看到该回流的方向和信号传输方向相同但是值为负。当信号走线换层参考平面转变为地层的时候信号的回流不能继续沿着信号的正下方而传输于是就为形成图中所示的参考平面间的沟壑现象这时回路电流就会寻找一条阻抗最小的路径从而形成一个完整的回路。在这种情况下回流会在两个铺铜层之间寻找一条最容易(阻抗最小)的路径而不是直接跨过参考层之间的沟壑。在这个特殊的例子中这条最容易的路径就是Vdd电源。很容易可以得出信号切换参考平面和信号跨沟传输之间的相似之处:很显然由于信号回路的面积增大了额外的串联电感就会增加如果回流路径过长就会减缓信号的边沿速率在信号波形中就会看到一些信号完整性的问题。此外这个特例中是假设回流是通过一个理想的电源而返回的。在现实的情况下这种回路是可以被诱导的通常都是通过去耦电容返回不是通过电源。在处理高速信号的时候应该尽量避免信号参考平面的换层如果实在无法避免那么就应该在换层的区域多放置一些去耦电容这样就可以减小回流绕开的距离。、参考层为电源或者地的信号这种类型的不连续回路在设计的时候几乎从来没有被考虑过但往往会造成很严重的问题。首先我们来分析一个CMOS输出端驱动一个以地为参考平面的微带线情况如图所示让我们观察一下其回路电流会发生怎样的情况。如果系统由稳定的低状态翻转为高状态那么在地平面上的返回电流就必须通过电容才能形成一个闭合的回路这个电容提供了一个局部去耦的作用通常放置在芯片上或者紧靠芯片处。如果这个电容的容量不是很大或者回流路径上电感很大或者是最近的去耦电容也距离得很远都会影响信号的完整性。工程师在设计一个系统的时候应该非常仔细地研究信号的回流选择一个比较理想的层叠结构减小流经去耦电容的瞬态电流。例如由于一个典型的CMOS输出缓冲器路从电源和地汲取的电流是等量的那么一个优化的方案就是将信号走在对称结构的带状线上中国PCB技术网翻译整理飞跃无限、阿鸣这样信号就会同时以电源和地平面作为参考平面。这是因为如果参考层只是电源或者地层那么返回的镜像电流就会完全通过去耦电容如图但是如果参考层是对称的电源和地层(图)那么流经去耦电容的电流就差不多是原来的一半(I)。图CMOS缓冲器驱动以地为参考层的微带传输线上的回流图CMOS缓冲器驱动双参考层(电源和地)的带状传输线上的回流图是一个GTL缓冲器驱动一根参考平面为地层的微带线的例子。其中电容C是器件的IO单元的局部去耦电容。图中的左边部分的电路模型是一个简化的电源分配网络这在节将进一步讨论。Figure:一个GTL缓冲器驱动以地为参考的微带线时的回流情况:(a)下拉(NMOS导通)(b)上拉(NMOS关闭)中国PCB技术网翻译整理飞跃无限、阿鸣在这个例子中事先假设了电源的电感完全阻止了高频的AC信号通过也就是说回流必须完全通过电容返回。这个结构的优点体现在流经去耦网络的电流大小上这是一个比较理想的参考平面的选择可以使得必须流经去耦电容的电流达到最小。例:GTL总线的信号由高到低进行转换时的回流的计算参考图假设NMOS的输出阻抗近似为Ω总线正由高到低进行跳变当电路将信号线拉至低电平状态时NMOS两端的电压数值可以很容易用下面的公式来计算:V)(R)Z(RZRRVVNMOSttttNMOSddLow===mARVINMOSLowNMOS===mARVVIttLowddRtt==因此图中的电路在处于下拉状态时流经去耦电容的电流为mA这个也可以通过对NMOS和传输线的节点以及NMOS和地节点的两个电流进行求和的方法来进行推论。图表示了参考层为电源层的微带线的回流。可以注意到:信号在上拉转换的时候没有电流通过去耦电容但是在下拉转换的时候流经去耦电容的电流将是信号电流的两倍。因此对于GTL总线来说应该选择地平面为参考层除非能保证去耦电容已经足够回流通过的时候不会导致信号产生失真。Figure:一个GTL缓冲器驱动以电源层为参考的微带线时的回流情况:(a)下拉(NMOS导通)(b)上拉(NMOS关闭)中国PCB技术网翻译整理飞跃无限、阿鸣图给出了一些针对图和图两种电路结构仿真上的差别。可以看到相对于以电源为参考层的情况以地为参考平面的微带线的信号完整性要干净的多。同时还需要注意的是如果增加去耦电容的容量那么两种情况下的信号完整性都会有较大的改善。Figure:信号完整性随着局部去耦电容的变化:(a)以电源为参考的微带线(b)以地为参考的微带线(仿真时采用的电路结构就是图和所示)Figure:(a)非平衡结构(b)平衡的传输线模型中国PCB技术网翻译整理飞跃无限、阿鸣对所有明确经过电源分配系统的回流路径进行建模是非常重要因此在系统仿真中只使用一个地就显得很有必要从而确保所有的电流都能像真实情况一样被模拟。对于这点要求有两种实现的方法。最简单的方式是构建如图a所示的传统的RLC电路模型将所有的地都连到同一个点这样电流就必须要流经电源分配系统。但是如果仿真器里面使用了专门的传输线模型那么接地点应该是理想的地而没有必要连在一起不然可能会产生一些收敛性的问题。第二种方式是采用平衡的传输线模式来代替传统的非平衡结构从技术上来说会更加准确。平衡的模型上下部分都有电感这样可以模拟比较清楚的地回流路径。不幸的是这种结构在仿真中会花费大量的时间但是如果仿真中包含电阻的元素就会加速其收敛。图给出了平衡和非平衡的回流路径模型的区别。在平衡的模型中总电感(L)被分到信号层和地层上这两个层的电感大小是和电流的分布有关的如果没有三维仿真器是很难进行计算的。一般情况下一个常用的有效近似是信号层的电感为%而参考层为%。在大多数设计中都是采用非平衡的结构进行仿真。要注意的是对回路现象精确的精确建模依赖于电源分配网络因此在建立任何模型之前首先需要学习电源分配章节()的内容。、其他非理想回路除了前面讲述的情况外还有大量其它的非理想回流路径的问题。不过通过前面的讲解已经给大家提供了理解这类非理想效应的基本方法。下面简要的列举了一些本章中没有讨论过的回路不连续的现象:z网格化的电源和地层z信号经过或者靠近过孔的反焊盘区域z信号从平衡的带状线转换到单个参考层的微带线或者不平衡的带状线z信号从器件封装到主板的转换。、差分信号当回路上存在不连续的时候我们可以使用差分信号的方式减小其影响。究其原因参见图的奇模电场分布可以看到电力线总是和地层垂直相交的同时注意到可以在两个导体正中间竖直画一条线这样穿过它的电力线都是和这条线垂直正交的(只是在奇模的情况下)。这也说明了这样一个事实就是奇模情况下的两个导体之间存在一个虚拟的地。当奇模信号的回路不理想时这个虚拟的地就可以给信号提供一定的参考继而可以降低因为非理想回路而造成的对信号质量的影响。此外流过去耦电容的电流也是非常小的这是因为当一个驱动器从电源汲取电流的时候互补的另外一个驱动器则会在同一个参考层上注入相同的电流因此流进去耦电容的电流可以相互抵消。对于接插件、封装等非理想回路的情况下使用差分信号可以明显得改善信号质量但是由于一些实际因素的制约比如封装的管脚数目限制、板子的实际要求以及接收端电路的复杂度等等差分信号的优势常常被削弱。、局部电源分配网络首先需要单独讨论的是电源分配因为它会影响IO缓冲器和和总线互连的性能。读者应该注意局部电源分配网络的分析虽然和系统级的电源分配有很多共同之处但是它们的侧重点是不同的。局部电源分配系统侧重于为IO缓冲器提供所必须的高频电流。考虑图中描述的GTL输出缓冲电路左边部分的LC梯形电路这是个非常简化的电中国PCB技术网翻译整理飞跃无限、阿鸣路网络用来表征从输出缓冲器角度看过去的电源供给情况。理想的电压源通过电压调节模块(VRMvoltageregulatormodule)给系统提供一个稳定的直流电压。图中的第一个nH表征了VRM和第一个去耦电容之间的电感路径该电容的大小是uF。另外一个nH的电感表征了电容和芯片的IO单元之间的电感路径。前面已经提到过这个电容C就是给芯片的IO单元提供局部去耦作用。之前也说过了这虽然是一个很粗略的表现电源分配系统的方法但是它足以能得到一阶近似的结果具有很好的指导意义。对于一个完整的电源分配系统的模型需要通过三维仿真器(或测量)来提取其模型的样子是网格化的电感看起来有点象弹簧床。同时基于有限时域差分(FDTD)算法的全波仿真器可以用来对局部电源分配系统进行仿真和优化。使用FDDT算法的仿真器可以得到关于封装和PCB板的更精确的响应但是要用这些仿真器对有源电路进行正确的建模是非常困难甚至是不可能实现的。不过为了计算出一阶近似的结果使用这里讨论的简化模型已经足够了同时要保证去耦电容足够这样才能使局部的电源分配系统不会影响信号的完整性。当输出缓冲器发生开关的时候它需要电源VRM很快速地提供电流但是由于电源路径上存在串联电感它会在开关期间内限制电流的通过。如果这个电感足够大那么当瞬间电流变化很快的时候输出缓冲器和电源之间就会被完全分隔。当电感足够大在高速开关的状态下看起来就像一个开路而阻止了电流的通过。这样由于电源不能提供所需的电流那么在IO单元上所加的电压就会变低。这种现象有很多种叫法比如电源下降(powerdroop)地弹(groundbounce)和塌轨(railcollapse)等。无论怎么称谓如果在设计时候没有经过充分的考虑就会破坏信号的完整性。理想情况下消除或者是减小串联电感就可以解决塌轨的问题。但是在实际的系统中无法采用这种理想的方法因为不可能在距离每个IO很近的位置都放置一个VRM。另一个比较好的做法就是将去耦电容尽可能的靠近器件放置。VRM会对去耦电容进行充电所以这些电容可以看作是局部的电池或者是针对IO的微型电源供给系统。如果去耦电容的容量足够大电容的串联电感很小那么这些电容就可以在开关输出的时候提供必要的瞬间电流从而保持信号的完整。图显示了信号质量随局部电容变化的响应情况电容C代表器件IO单元的局部电容如图和所示。可以看到随着电容容量的增大信号完整性也就变得越好。图电源分配问题的表现形式中国PCB技术网翻译整理飞跃无限、阿鸣电源下降的另外一个影响就是会使信号的边沿出现时序的推移出现台阶的现象如图所示。这种效应是非常普遍的尤其是针对CMOS的输出驱动这是因为当CMOS上拉的时候它会以很快的速率从电源汲取电流如果器件和电源之间的路径上电感比较大那么这个电感就会限制瞬间电流的流动这样PMOS的漏极上所得到的电压就会变小继而导致输出的电压也就会降低在波形的上升沿上就会出现一个台阶。当NMOS将信号线拉向低电平的时候将向地平面注入电流则也会出现类似的效应。在实验室中观察到的这些波形的形状(图)同时也电源的去耦电容不够充足的迹象。不过需要强调的是这个波形是指接收端而不是驱动端的。传输线驱动端的波形和该波形是相似的那是因为驱动端信号在器件的输出阻抗和传输线的阻抗之间分压而导致的(如图所示)。当然其它的情况比如桩线(stub)较长(如图)也会在波形上产生台阶现象不要将这些情况搞混淆了。基本上对于和输出缓冲以及信号完整性相关的局部电源分配系统来说我们要抓住两个关键的元素:最近的去耦电容的值和该电容去耦路径上的电感。通常最主要的去耦机制是依靠芯片本身的片上(ondie)电容如图至描述的那样也有些时候是依靠系统板上离得最近的电容。无论如何应该将电容尽可能的靠近器件放置。有时候可以在设计芯片封装的时候把下面的某一块区域不设计任何管脚从而可以直接把电容放置在晶元的正下方这种电容有时也被称为底面(landside)电容它可以大大提高局部电源分配系统的性能。在设计系统的时候另一个需要考虑的是电源谐振问题。这种现象出现在去耦电容和串联电感谐振的时候其表现为一个简单的振荡回路(更多的内容请参见节的内容)。其结构可以参考图所示假设电容为pF在参考平面是电源层的情况下这种谐振情况要明显得多当然以地为参考层的时候也是可以观察到的。这里的谐振由芯片附近的pF电容和与第一个去耦电容相连的nH电感产生并联的L和C发生谐振的时候会形成高阻抗的一段路径从而很难汲取电流。在这个例子中可以计算出谐振频率为:GHznHpFLCf⋅==ππ()需要注意的是在不同的系统中计算谐振的方法也不尽相同。只有仔细地考察电源分配系统才能导出合适的谐振方程。在设计的时候考虑电源供给网络的谐振情况是至关重要的这样才不会对信号完整性造成一些负面的影响。、计算高速IO对局部去耦电容的需求理想情况下最好是在硅片上设计足够的片上电容这样就可以为输出缓冲提供足够的电源但是这往往是不可能实现的。在片上的电容不够时就有必要利用外部的去耦电容来进行补偿。通过下面的步骤我们可以来近似计算为了消除信号完整性问题所需要的最小片上电容的值。、根据局部电源供给的波动确定你使用的逻辑器件的最大噪声容限记住:电源的下降只是产生噪声的一个方面所以允许的噪声容限值要适当减小我们用ΔV来表示。、确定流经去耦电容的最大回路电流用ΔI表示。、这样ΔVΔI的比值就是片上电容的去耦路径所能允许的最大阻抗。、估计片上电容需要通过的开关电流的频率这个频率有多种估算方法其中一个方法就是用下面的公式:中国PCB技术网翻译整理飞跃无限、阿鸣slowtranTF≈()这个公式在附录C中会给出推导这里Tslow是驱动器可能产生的最慢的边沿时间。这里选择最慢的边沿是很重要的因为电容是通高频的。如果在计算中使用最快的边沿时间那么对于慢的边沿信号就会产生一些信号完整性问题因为信号的低频分量将不能通过电容。或者工程师也可以选择基本的最高总线频率或是通过傅立叶分析的方法决定去耦电容必须通过的频率。、每个IO单元需要的最小片上电容的值可以计算为:VC∆∆≈tranminFIπ()如果每个IO单元的片上电容小于计算得出的最小值Cmin那么就需要板级或者底面(landside)电容进行补偿。正如前面所讨论的这时候的主要问题就是芯片与去耦电容之间的串联电感。这个电感应该尽可能小这样就不会对瞬间电流有什么限制但是实际情况几乎不可能给系统的每个IO都提供一个板级去耦电容每个电容则必须为几个输出缓冲器提供去耦作用此外电容的感性路径也是共享的。所以为了确定最近的板级去耦电容的要求就必须要综合考虑感性的去耦路径和去耦电容的值电感应该足够小而电容则应该足够大。假设片上电容不充足的情况下可以通过下面的步骤来近似确定板级去耦的要求。、同样根据局部电源的波动来确定逻辑器件所能允许的最大噪声容限用ΔV来表示。、确定去耦电容的感性路径上可能通过的电流最大值。一种方法就是确定系统板上有多少个IO使用同一个去耦电容由于每个IO的返回电流都要通过这个电容返回那么流经电容的总电流就可以估算出来用ΔIsum表示。例如如果IO和电容数目的比率为:那么每个去耦电容上就会有三个输出缓冲器的回流经过。、确定信号边沿的开关频率和前面的步骤是相似的只不过这里应该使用最快的边沿时间因为电感是通低频阻高频的。、利用下面的公式来计算电容所允许的最大电感。summzxIL∆∆≈tranFVπ()、在公式中将ΔI用ΔIsum代替计算去耦电容的最小值。记住:在计算电容的最小值时要使用最慢的上升或下降时间这样才能保证电容足够大可以让所有频率的信号都能通过。很显然电感Lmax的值取决于IO单元电路和去耦电容之间的距离同时也是由封装、接插件、过孔和电容的引线电感等因素所决定的。封装、过孔和接插件的电感可用第章讨论的方式来计算电容的引线电感可以通过测量得出也可以由制造商来提供。参考平面上的电感通过三维仿真器或者测量的方法才能得到比较精确的结果不过也可以通过两维仿真器或者平面电感的计算公式来得到其一阶的近似。需要了解的是通常由接插件、芯片封装、金线(邦定线)、过孔等产生的电感要比参考平面的电感大很多。为了粗略地估算芯片封装的电源管脚和最近的去耦电容之间的参考平面的电感大小可以按照下面的一些步骤来进行。中国PCB技术网翻译整理飞跃无限、阿鸣图估算器件到去耦电容之间电流流过区域的面积、确定局部去耦电容和输出缓冲器数目的比值通过这个比值可以估计每一个电容将为几个信号提供去耦作用。、确定电流在电源层流过的面积。事实证明不使用三维的仿真器是很难确定这个区域的面积。这个面积是非常重要的因为我们就要用这个面积来计算电源管脚和去耦电容之间的平面电感。如果进行比较合理的工程学判断可以在同一个数量级的误差内得出这个面积的近似值。由于高频电流总是沿着阻抗最小的路径返回通常是假设沿着一条直线传输。现在的问题就是电流会被铺散开多大的面积?图给出了一种粗略估计电流分布面积的方法。在该图中芯片电源管脚和去耦电容的比率是:因此电流流过的近似面积就可以用图中的三角形的面积来估算。、确定封装电源管脚和最近的去耦电容之间的参考平面电感。可以将图中三角形转换为相同面积的长方形然后将这个长方形看作是一根较宽的传输线其长度为D然后就通过两维的仿真器仿真得出其电感也可以通过下面的公式来计算(Johnson和Graham)WDHLsegmentplane≈−()这里的D是指一块参考平面的长度单位是inchH是电源平面到地平面的间距(inch)W是宽度(inch)。使用这个公式可以得到同一个数量级精度上的结果如果还需要更为精确的数值就需要使用三维仿真器或者实验室的测量了。图是一个GTL总线的等效电路其中三个输出缓冲器共用同一个去耦电容一个完整的模型还需要包括封装和接插件的串扰因素。中国PCB技术网翻译整理飞跃无限、阿鸣图三个GTL驱动器和电源分配系统的等效电路(C是IO单元的片上电容C是第一个去耦电容L是封装和接插件的等效电感L是封装电源管脚到去耦电容之间的电源平面电感L是VRM的电感Lc是去耦电容的引线电感。)、系统级电源分配本书中对于系统级的电源分配只是作一个简要的讨论第章也讲到这方面的内容。通常对于互连设计来说分析总线性能所必要的电源分配的研究需要建立在元件级仿真的基础上这在节中已经做了阐述。本小节讨论的内容只是为了让设计者对系统级电源分配的原理有一个基本的了解。系统级电源分配网络的作用就是为所有的器件提供一个稳定均衡的电压。保持整个板子系统电源的平稳是至关重要的因为参考电压或者电源电压的波动将会显著影响单个器件的时序和信号完整性。电源的波动会导致器件之间的时序偏差侵蚀宝贵的时序裕量。这些元器件都需要一个低阻抗的电压源这样才能在逻辑门发生开关的时候提供必要的电流。如果器件是直接连到电源或者VRM上那就不用担心系统的电源分配了然而不幸的是实际系统的电源供给是通过感性的平面或者走线网络而分发的因此当多个器件的许多门电路同时发生开关的时候电源平面和走线的电感和电阻就会表现为高阻抗的特性从而限制了瞬间电流的通过。系统级电源分配的目的就是为了给系统中的各器件提供所有的电流需求。本质上说在数字系统中对电源分配的问题需要做两个级别的考虑既低频和高频。考虑高频主要是满足器件IO电路的需要这在前面的章节已经重点讨论过了。此外芯片的内核逻辑元件也需要高频的电源分配。电源分配系统在高频部分的功能就是为器件各部分提供瞬态电流正如前面所说的可以通过距离电源管脚尽可能近的地方放置电容并且增大片上电容的方法来达到这样的要求这些电容就会像电池一样为器件提供必需的瞬间电流电容的容量要足够大这样才可以存储足够多的电荷从而满足瞬态电流的需求。但存在的问题是一旦电容将电荷耗尽在重新被充电之前就不能再提供电流如果这个高频电容和电源之间路径的电感比较大那么电容就无法能到及时的充电继而也就不能提供所需的电流。解决这个问题可以通过在VRM和器件之间多放置一些电容来实现。如果新加的电容中国PCB技术网翻译整理飞跃无限、阿鸣放置的恰当那么它就可以提供一个电荷“储水池”为靠近器件的电容进行再充电。这种外层的电容在容量上要比片上电容或者内层的电容要大。由于这些电容远离了器件对其去耦带宽的要求也降低了因为它们不需要满足逻辑单元全部的电流变化(didt)需求而只需提供对内层电容进行再充电所必需的带宽即可。有时候为了保持整个板子的参考电压的稳定和均衡可能需要在系统电源和器件之间放置好多层的电容。电容距离器件越远他所需要提供的带宽也越小。、选择去耦电容电容并不是理想的。每个分立电容都会存在一定的引线电感在频率很高的时候它会使电容的阻抗增加。同时电容还有一定的电阻损耗也会降低电容的效果(被称之为等效串联电阻ESR)。此外每个电容对温度都是比较敏感的因为温度会使电容中介质特性发生变化从而造成电容的容量会大幅度的波动。由于介质材料的老化电容还会随着时间而出现容量的缓慢变化。最后如果电容的两端电压过大它就会爆掉。在选择电容的时候就需要考虑上面的这些非理想的因素。其中引线电感(ESL)和ESR的影响可以通过计算得到而关于温度灵敏度、老化和最大电压等详细参数就只能要求制造商提供。去耦电容最有意义的参数就是其等效交流阻抗它可以利用求电阻、电感和电容的均方根的方法来估算。()⎟⎠⎞⎜⎝⎛−≈FCFLRFXESRacππohms()式中RESR为电容的串联电阻Xac是电容的等效交流阻抗L是分立电容的电感总和包括引线封装和接插件的电感。图分立的旁路电容阻抗随频率的变化曲线中国PCB技术网翻译整理飞跃无限、阿鸣图是一个真实的电容的频率响应图。图中给出了电感、电容和电阻的的阻抗随频率的变化趋势这里采用了对数坐标这样可以很方便地进行分析。公式的结果也在图中表示出来了可以看到电容具有带通的特性。在低频的时候电容的表现就是一个纯粹的电容但是当频率升高时电感部分开始占据主导所以随着频率的升高电容的阻抗也会不断增大。电容的阻抗在很大程度上取决于数字信号的频率成分因此选择这个频率就显得非常重要。然而这也不是一件轻而易举的事情因为数字信号的频谱分量是很丰富的。有一些方法可以帮助我们来确定旁路电容所需要通过的最大频率。有一些工程师就是简单地选择信号的五次谐波(基频的五倍)作为电容能够通过的最高频率。例如如果一个系统总线的工作频率是MHz那么它的五次谐波的频率就是MHz(参见附录C)。通常情况下上升和下降边沿产生了数字信号的最高频率分量因此可以用下面的公式(同样参见附录C)来估算电容需要通过的最高频率。fallrisebypassTF=()如果电容的引线电感和ESR太大可以更换另外一种电容或者是让多个电容并联这样可以降低电感和电阻的有效值。、电源分配系统的频率响应当然整个电源分配系统的频率响应是最重要的系统电源必须要在电路关注的所有频率范围内保持较低的阻抗。图给出了一个简单的电源分配系统的交流阻抗随频率变化的曲线。可以使用波特图(BodePlot)的方法来估算电源分配系统随频率变化的阻抗大小。可以注意到电源的电感Lpwr在频率响应中的具有显著的影响。在这个分析中我们忽略了ESR的影响另一个被忽略的就是电源系统的谐振特性在谐振点处电源的阻抗会明显增大关于谐振的内容在节中将作简要地阐述。图简单电源分配系统的频率响应中国PCB技术网翻译整理飞跃无限、阿鸣、同步开关输出噪声同步开关输出噪声(SimultaneousswitchingoutputnoiseSSO)有时也被称之为同步开关噪声(SimultaneousswitchingnoiseSSN)或者是ΔI噪声是由于多个输出端同时发生开关而引起的感应噪声。例如如果一个信号本身发生开关那么这个信号具有很好的信号完整性但是同一总线上所有信号都同时发生开关那么其它信号的开关产生的噪声就会破坏该信号原有的信号质量。SSN通常很难进行量化。因为它非常依赖于系统的物理结构不过其基本原理可以用下面这个熟悉的公式来表示。dtdINLVtotSSN=()公式中VSSN为同步开关噪声N是同时开关的驱动器的数量Ltot是电流流过的路径上的等效电感I是每个驱动端的电流。当大量的信号同时发生开关输出的时候电源就要提供充足的电流来满足这样突然的需求由于电流必须经过电感Ltot那么就会引入一个噪声电压VSSN接着这个噪声电压就会在驱动器的输出端体现出来。图同步开关噪声的产生机制SSN在芯片级和系统级都会出现。从芯片级考虑电源的供给不是完全理想的任何突然的电流需求都需要板级的电源系统来提供这就必然要经过感性的芯片封装和引线框架(或者任何互连机制)。再从板级考虑瞬间的电流供应都要通过感性的连接器如第五章讲的那样通过连接器的任何电流都需要通过电源和地管脚而回流这样就会给系统引入噪声。还有节讨论过了非理想的回流路径将增加不连续点处的有效串联电感。此外如果回路的不连续使得多个输出驱动器的信号回流在同一小块区域内叠加那么SSN的情况将更加恶化。很多关于SSN的产生机理已经在、和等节的内容中讨论过了。这里我们需要进一步解释芯片封装级的SSN。为了讲述芯片内的SSN对信号的影响请参见图。图中的电感是从电源节点和每个IO的输出端看到的等效电感。当驱动端、和发生同中国PCB技术网翻译整理飞跃无限、阿鸣步开关的时候就会产生一些感应噪声。首先当瞬变的电流经过电源的电感时将产生didt噪声这个噪声会被耦合到静态信号线的电源节点处如果噪声足够大可能就会造成内部逻辑发生状态翻转。另一种出错的情况是如果耦合在一个选通或者时钟输入信号的噪声电压超过了阈值电压的时候就会导致误触发的现象。SSN还会使得信号的产生失真从而产生门延迟如图表现的那样。图用来估计CMOS驱动总线芯片级SSNSSO的模型SSN是一种难以捉摸其特性的噪声并没有很多方法可以快速地对它的值进行评估。只有对封装和电源分配系统进行仔细的检查和详细的仿真才能得出一个较为合理结果。即便是通过各种尝试来对这个噪声做一个精确的特性分析几乎都不可能得到一个精确的答案因为影响SSN的因素实在是太多了而且要评估的几何体都是自然的三维结构很大程度上还取决于单个芯片的封装(或者连接器)和管脚分布。由于这个问题的困难度所以建议对SSN的估算最好是通过仿真和测量的双重途径。而对于这种噪声源的控制也只能遵循一些通过的规则。图是一个可以用于估算CMOS总线SSN的简单模型。电容CIO表示每个IO单元的片上电容Lchip表示芯片上CMOS逻辑门和电源总线之间的所有电感Lpwrbus表示晶元和封装的电源分配系统的电感Lgndbus表示晶元和封装的地分配系统的电感Lvddpin和Lgndpin分别表示芯片的电源和地管脚的封装电感LPCBplane表示芯片管脚和最近的去耦电容之间路径上的电感Lcap表示去耦电容的串联电感Cvdd表示板级的去耦电容最后Lout表示从IO输出端看过去的信号封装电感。可以看到所有互感的数值都应该包含在这个模型中。此外所有要仿真的逻辑门都必须共用同一个电源和地管脚。对于连接器SSN的仿真可以看节中的描述。重要的是要正确考虑去耦电容和到去耦电容之间的感性路径。如果完全遵照节中列举的那些设计规则那么就可以最大限度地减小连接器的SSN。非理想的回路增大了信号走线的串联电感因而就会导致板级SSN的现象因此在设计中尽可能避免非理想的回路是至关重要的。如果非理想的回路是不可避免那么在这些不连续的区域就需要加强去耦。中国PCB技术网翻译整理飞跃无限、阿鸣、最小化SSN可以采取下面的一些措施来减小SSN的影响:、如果可能的话对关键信号(如选通信号和时钟)采用差分形式的驱动和接收端电路。差分输出是由一对总是具有反相位的信号构成(奇模)。差分接收简单的说就是一种在两个信号的交叉处触发的电路。它能消除共模噪声显著提高信号的质量。差分方式的传输线对耦合噪声和非理想回路具有更强的免疫性能这是因为奇模信号之间会形成了一个虚地。即使是电源来不及提供瞬间电流的情况下差分信号也能正常接收。、尽可能增大片上电容。这样就提供了一个电荷“储水池”且没有电感分隔。如果电容足够大就可以看成是一个电池能及时对瞬态的电流进行补偿。、最大化器件周围的去耦电容。可能的话最好是使用底面(landside)电容或者dieside电容。将板级去耦电容尽可能靠近器件的电源和地管脚放置。、合理对IO管脚进行分配减少一组里面的IO个数增强信号和电源地管脚之间的耦合。最大化电源和地管脚的数量。将电源和地管脚相邻放置在一起由于在电源和地管脚之间通过的电流是反相的这样总电感就可以由于互感而减小。、降低信号的边沿速率。要小心这个方法是把“双刃剑”。较慢的边沿速率对内核噪声更加敏感。试验表明内核噪声在信号上升或者下降时会耦合到预驱动电路从而引起信号的抖动。信号转换越慢噪声也就越容易耦合到信号边沿。、将处理器的内核逻辑电路和外部IO的电源供给分开这样可以降低SSN耦合到内核的可能性减少锁存器数据的错误翻转。、尽可能减小电感使用宽而短的电源线打金线也要短些。、设计连接器的时候参考节的设计规则。、最小化去耦电容的电感。、尽可能的避免非理想回路。、PCB走线使用相同的参考层减小流经去耦电容的电流参见的内容。

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