高速PCB_PDF_第5章 连接器、封装和过孔

中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 第四章 连接器、封装和过孔 前面讨论了很多内容，基本上涉及了有关 PCB 板的绝大部分相关的知识。第二章探讨了传输线的 基本原理，第三章探讨了串扰，在第四章里我们阐述了许多在现代设计中必须关注的非理想互连的问 题。对于信号从驱动端引脚到接收端引脚的电气路径的相关问题，我们已经做了一些探究，然而对于 硅芯片，即处于封装内部的 IC来说，其信号传输通常要通过过孔和连接器来进行，对这样的情况我们 该如何处理？在本章中，我们将通过对封装、过孔和连接器的研究，阐述其原理，从而指导大家在设 计的时候对整个电气路径进行完整地分析，即从驱动端内部 IC芯片的焊盘到接受器 IC芯片的焊盘。 5.1. 过孔 为了让 PCB 的各层之间或者元器件和走线之间实现电气连接，需要在 PCB 板上钻一些具有导电特 性的小孔，这就被称为过孔。它包括筒状孔壁（Barrel）、焊盘(pad)和反焊盘(anti-pad)。过孔的筒 状孔壁是为了保证 PCB 各层之间的电气连接而对钻孔进行填充的导电材料；焊盘的作用把孔壁和元件 或者走线相连；反焊盘就是指过孔焊盘和周围不需要进行连接的金属之间的间隔。最普通的过孔类型 是通孔，之所以把它称为通孔，是因为它穿过 PCB 板上的所有层，孔中间填入焊料，任何一个层都可 以通过焊盘进行必要的电气连接。此外，还有些特殊类型的过孔，比如盲孔、埋孔和微型孔等等，这 些主要应用于多芯片模组(MCMs)和其它先进的 PCB 中。图 5.1 描述了一个典型的通孔和它的等效电 路，可以注意到：过孔的焊盘和筒状孔壁在第一层和第二层连接了外部走线，而第三层没有连接。盲 孔和埋孔的结构和通孔有一些区别，但因为通孔是目前为止在工业中应用最普遍，所以我们这里主要 讨论通孔的情况。 图 5.1: 一个通孔的等效电路 从上图可以看到，过孔的模型是一个简单的π型网络。电容代 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 过孔焊盘在第一层和第二层的电 容。串联电感代表过筒状孔壁的特性。由于过孔的结构很小，它们就可以建立为集总元件的模型。当 然，当过孔的延迟大于十分之一的信号上生时间时，这种假设将不再成立。过孔的电容效应对于信号 的主要影响就是延缓信号的边沿速率，特别是需要通过几个过孔的时候，这样的效应更加明显。过孔 对信号边沿的影响大小，可以通过检测信号从容性负载上传输后的劣化（degradation）程度来估算， 具体可以参见本章公式 5.21中的描述。此外，如果几个连续的过孔放置的距离很近，将会降低传输线 的特征阻抗，这个问题会在 5.3.3 部分做详细解释。过孔焊盘的近似容值为：[Johnson and Graham, 1993] 1 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 (5.1) 上式中，D2是过孔反焊盘的直径，D1是过孔焊盘的直径，T 是 PCB 的厚度，εr是相对介电常数。 典型的一个通孔的总电容大概是 0.3 pF。应当注意是，对于图 5.1 中所描述的过孔模型，这里假设了 每个焊盘的电容占过孔总等效电容的一半。 对于数字电路设计者来说，过孔的电感通常比电容更重要。过孔会对系统增加一定量的串联电 感，从而降低信号完整性，使去耦电容的效果减弱。过孔的电感特性可以用图 5.1 所示模型中的串联 电感来表征，近似计算为：[Johnson and Graham, 1993] (5.2) 式中，h是过孔长度，d是筒状孔壁的直径。 5.2. 连接器 连接器是用作 PCB 板之间相互连接的器件。随着信号速率的提高，连接器的设计也变的愈加困 难。关于高速连接器设计的一个很好的例子就是计算机系统中插槽 1（slot 1）的设计，它就是用来 连接 Pentium 处理器和主板的连接器。另外，一个更加先进的例子是 RIMM（Rambus Inline Memory Module）连接器，RIMM的工作速率达到了 800兆每秒。 因为连接器的几何结构通常是很复杂的，如果不借助于两维或者是三维空间的场解析器或者是测 试，想精确计算其等效的寄生 参数 转速和进给参数表a氧化沟运行参数高温蒸汽处理医疗废物pid参数自整定算法口腔医院集中消毒供应 几乎是不可能的。当然，在设计中通过调用一阶近似的模型，我们 也能从中学习到连接器的基本效应，并理解它是如何影响系统的性能。 在这一部分中，我们将通过对基本问题的分析得出一些特性规律，对于设计和建模高速连接器来 说是非常重要的。我们探讨的主题主要可以分为：连接器的串扰、串联寄生因素以及电流回路电感 等。图 5.2所示的是一个概念性的模型，用来演示连接器对于信号完整性的若干不利影响。 图 5.2: PCB连接器的一个实例 2 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 5.2.1. 串联电感 连接器最基本的影响是给电路增加了一定的串联电感，我们可以利用计算简单直线电感的公式 来对这个串联电感值进行一阶估算。下面两个公式分别是圆形和矩形导线的串联电感近似计算表达 式：[Poon, 1995] (5.3) (5.4) 式中，μ0 是自由空间的磁导率，l 是导线长度，r 是导线半径（圆形导线），p 是导线周长(矩 形导线)。应该注意的是，长度是寄生串联电感的主要原因；如果导线截面的尺寸和其长度相比要小 得多的话，则导体的形状对于寄生电感影响并不显著。 5.2.2. 并联(shunt)电容 虽然并联互容也是连接器设计中需要考虑的一个比较重要的因素，但是在初期的连接器性能评 估中通常可以忽略。这个电容对于系统主要的影响是能降低系统的边沿速率。需要注意的是，这个 外加的电容有时也能被利用来降低连接器处的阻抗不连续，它能降低引脚的有效阻抗。因此，在做 仿真分析的时候必须仔细、严谨，以保证设计的合理性。通过使用比较宽的焊盘，或者加一个小薄 片，或者加宽连接器的引脚等 方法 快递客服问题件处理详细方法山木方法pdf计算方法pdf华与华方法下载八字理论方法下载 都可以增大这个额外电容。但要提醒的是，如果没有两维或者三 维的工具模拟或者进行实验室测量，要想评估这个电容的影响是非常困难的。 5.2.3. 连接器串扰 串扰对于连接器性能的影响也很大。通常情况下，互感比互容的影响更大，因此，在一阶的近 似中，互容的影响通常可以忽略。如果需要更加精确的模拟，二维和三维的仿真器或者通过测试， 可以比较精确得反应连接器之间的相互耦合寄生效应。 连接器的两个引脚之间产生的互感可以用如下的表达式近似计算[Poon, 1995]： (5.5a) (5.5b) 式中，µ0是自由空间的磁导率，l 是长度，s 是导体之间的中心距。可以注意到，连接器之间的 互感和导体的横截面及形状基本无关。 5.2.4.连接器引脚之间感性耦合场的效应 观察图 5.2 中的连接器，从本质上讲，连接器的那些引脚形成了一个耦合电感网络。由于这种 研究问题的方便，我们考察三个驱动源，一个电源引脚，一个接地引脚。目标是驱动 2 的走线。在 引脚 2上总的感应电压是由于其本身以及引脚 1和引脚 3的电流变化引起的： 3 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 (5.6) 式中，İn代表 dIn/dt。假设每个缓冲器的电流和边沿速率是相同的，可以构建单线的等效模型来 做简化分析（相关部分参见 3.6.2节）： (5.7) (5.8) 从公式（5.6）到（5.8）表明了多位同时开关的信号在通过连接器的时候，将如何产生感性噪 声，从而导致一系列取决于数据流模式的信号完整性问题。而电源和地引脚上感应噪声的影响常常 被忽略。 考虑图 5.3 所示电路。这是标准的 GTL+总线结构。当开关输出为低电平的时候，N 型管打 开，P型管关闭；而输出高电平时，N关闭，P打开，就是在这样相反的开关过程中实现信号的高 Figure 5.3: 驱动器开关输出低电平时连接器上的回路电流 速转换。我们现在考虑当总线被 N 型管拉到低电平时，电流会发生什么变化。电流从 Vtt 引出，流 经传输线，信号引脚，通过 N 型器件，接着流经地层，接地引脚，最后回到 Vtt 源。这个过程就是 图 5.3 中描述的电流回路路径。由于瞬变电流将流经接地引脚，那就将给系统引入一定的感性噪声 Lgndİ，因此，在分析中也需要考虑地回路上存在的电感。这种影响在几个缓冲器共享同一个接地引 脚的情况下尤其显著，如图 5.4 所示。在这种特殊的情况下，由于三倍大的电流将流经同一个接地 引脚，因而被引入系统的噪声为 3Lgndİ。当瞬变电流流经电源引脚时，也会产生相同的效应。所以 在总线设计中，我们要注意了解其特殊的电流回路情况，这样才能在设计连接器的时候正确地考虑 瞬变电流流经电源和地引脚所产生的效应。GTL 和 CMOS 总线设计中的不同的电流回路情况以及 它们对于信号的影响将在第六章中详细探讨。总而言之，对于电流回路的理解是必需的，掌握了这 个理论之后才能实现连接器的优化设计。 4 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 Figure 5.4: 拥有几个驱动器的连接器的回路电流。 如图 5.3 和图 5.4 所示，我们暂时假设回路电流将全部流经同一个接地引脚。参考图 5.5，可 以得出电感在回流路径的影响。图 5.5a表示三个信号引脚感性耦合到一个地回路引脚上。注意，通 过三根信号传输线的所有电流都必须通过这个唯一的地引脚回流。图 5.5b 显示了地回路引脚的影 响，已经对代表信号路径的感应器模型做了修正，计入了感性地回路的效应。图 5.5a所示系统的响 应情况可以通过如下一系列的公式来描述： (5.9) 是给定的简化模型中的电压。公式（5.9）的结果还可以很容易扩展到包含 N 个导体且共用 同一个信号地回路的系统： (5.10) 图 5.5b中所示的电压 可以用下式表示： (5.11) 注意：回路的等效电感可以简单地通过信号引脚电感，加上地回路电感，减去互感来计算。 5 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 Figure 5.5: 回路电感合并到信号导体中： (a)三个信号感性耦合到同一个接地回路引脚上；(b) 地回路引脚的影响。 应当注意到上面的公式应用仅仅对互耦的一系列引脚有效。总的回路电感将随着到相应的信号 引脚之间的距离增大而增加，在回路很长或者总回路电感远大于 Lgg 等不同假设条件的情况下要分 别独立建模。总的回路电感是引脚的本身电感和地回路上的电感之和。电流回路所包含的区域越大 则电感就越大。比如在图 5.4中，回路 A的总电感最大，回路 C的总电感最小。 由于接地引脚流出的电流最终一定会流回到电源，而电源将把这个电流提供给驱动器，因此无 论信号的回流是通过电源还是地，都必须同时保证电源和地的低电感，从而将感性噪声尽可能降 低。一个常用的方法就是增加电源和地引脚的数目，这样就能降低回路的电感，在上面的公式中， 这样做能有效地减少 Lgg。此外，还有一个经常用最佳的设计方案是把电源引脚和接地引脚相邻放 置，因为电流方向相反，这样就可以利用它们之间的互感效应进一步减少总电感。 5.2.5. EMI（电磁干扰） 一个比较差的连接器设计会带来的另外一个不利影响就是增加了 EMI辐射，关于 EMI的问题将 会在第 10章中详细阐述。如图 5.4所示的大面积电流环路，通过第 10章的分析可以得出，电磁辐 射能量的大小正比于回路的面积。由于连接器增加了地回路和信号回路的电感，因而同样会产生同 步开关噪声的问题，这部分将在第 6章中详细讨论。 5.2.6. 连接器设计的准则 基于前面的分析，我们可以得到一些基本的连接器设计准则。最显而易见的一点就是最小化连 接器引脚的物理长度来减少总的串联电感；其次要尽量保证电源、地引脚的数目和信号引脚数目的 比例达到最大，这样可以降低电源和地引脚的电感效应；放置电源引脚和接地引脚的原则也是使电 流环路最小，继而可以减少连接器处的电磁辐射；每个信号引脚都需要尽可能靠近电源引脚或者地 引脚放置。 应当注意的是，如果相当一部分比例的信号是以差分形式通过连接器，那么，刚才列举的几条 设计准则就需要相应得调整。例如，对于主要针对差分信号设计的连接器或者封装来说，电源和接 地引脚的数目将远少于相近的单端系统。而且有时差分信号可能是大量成组布线的，中间不需要电 源和接地引脚进行隔离。 通过上面的讨论，我们可以得到如下几点结论： 1． 由于信号引脚和电流回路引脚的互耦能够减少总电感，那么最理想的方法就是直接让每个信 号引脚和电流回路引脚紧密耦合（通过相邻位置靠近放置的方式实现）。总线的类型和结构 将决定是否每个信号引脚都应当同时和电源、地引脚耦合，还是只需和接地或者电源引脚的 6 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 其中一个进行耦合。第 6 章中我们会讨论到如何判断信号回路电流在哪里流动。如果回路电 流正在流经地平面层，那么信号引脚就应当和接地引脚进行互耦；如果回路电流正在流经电 源层，则信号引脚就应当和电源引脚进行互耦；如果回路电流正在同时流经接地和电源层， 那么如果可能的话，每个信号引脚都应当同时和电源及地引脚进行耦合。 2． 电源和接地引脚应当相邻放置以尽量减小电源和地回路上的电感。 3． 在连接器设计中，通常比较理想的方案把电源引脚数和信号引脚数的比值以及接地引脚数和 信号引脚数的比值均设计为大于等于 1，这样可以把总的回路电感降到最低。而在差分系统中 这点可能不是主要的影响因素。 4． 通常使用尽可能短的连接器以降低电感效应和阻抗不连续性。 5． 有时也可以通过增大连接器的引脚电容来降低阻抗，减小阻抗的不连续性。实现的方法可以 是加宽连接器的引脚或者在 PCB上加一些铜箔片。 6． 连接器电容将延缓信号的边沿速率。 大拇指规则：连接器设计 ƒ 保证连接器引脚的长度最短。 ƒ 将电源和接地引脚数对信号引脚数目的比设计为最大。如果可能的话，这些比例的最小值应 该是 1。 ƒ 每个信号引脚应当尽可能的靠近电流回路引脚。 ƒ 电源引脚应当靠近接地引脚。 ƒ 例 5.1: 选择连接器引脚模式 图 5.6 描述了一个 8 位连接器的几种引脚分布方案。为了让这个例子起到更好的说明作用，我 们假设回路电流将等量地通过电源和接地引脚返回。对于方案（a），由于电源引脚和接地引脚距离 Figure 5.6: 假设回路电流通过电源和接地引脚返回的 8位连接器的几种引脚分布方案： (a) 差的; (b) 改进的; (c) 二次改进的; (d) 最佳的. G,接地引脚; P, 电源引脚; S,信号引脚。 7 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 信号很远，所以它的性能是最差的。这种引脚分布方案中，八个信号引脚中的电流都必须通过同一 个电源和接地引脚回流，回路距离很大，这将使得电源和地回路产生最大的感性噪声。而且，由于 电源引脚和接地引脚距离信号引脚很远，大面积的回路加剧了 EMI 和串联电感。最后一点，由于所 有的信号引脚相邻放置，引脚之间的串扰噪声很显著，这将恶化信号的完整性。这种引脚分布方式 的唯一优点就是将连接器物理尺寸做的很小，同时降低了生产的成本。 方案（b）在方案（a）的基础上做了改进，将电源和接地引脚靠近了信号引脚。而且，电源和 接地引脚数目增多也能降低回路的电感和保证较好的电源分配。由于信号对之间有电源和接地引脚 的屏蔽，信号引脚之间的串扰也降低了。然而，在信号引脚对中的两个信号之间的串扰还是非常高 的，因此，这种方案是针对 4 位差分总线的理想方案。可以注意到：连接器尺寸已经比方案（a） 增加了 30%。 方案（c）做了进一步的改进。可以看到电源引脚和接地引脚把所有的信号引脚都间隔开了，这 样就尽可能减小了通过电源和接地引脚的回路电感。此外，中间的电源、地引脚能起到屏蔽作用， 很大程度上减少了信号引脚之间的串扰。然而，大家也注意到，和方案（a）相比连接器的尺寸已经 增大了 70%。 如果仅仅从性能的角度上看，方案（d）则是最佳的选择（前提是假设回流等量通过电源和地引 脚返回）。电源引脚和接地引脚包围着每一个信号引脚。同时，电源和接地引脚总是彼此相邻放置 而且电源/接地引脚数对信号引脚数之比为 9:8。这些措施大大降低了电源和接地引脚的回路电感， 并为信号引脚之间提供了更好的屏蔽，把 EMI 的影响降低到最小。方案（d）的最明显缺点就是它 的尺寸达到了方案（a）的 2.6倍。 这个例子表明对于连接器设计来说，要想性能越好，就需要越大的物理尺寸，这也势必会影响 到成本。所以设计者必须很小心谨慎，尽量在性能要求和这些实际约束中取得平衡。 5.3. 芯片封装 芯片封装对于 IC来说就是一个外包装。它可以为芯片电路和系统之间的互连提供必需的机械、 热、电气连接等方面的功能，芯片封装的种类有很多种，它随着系统和电路结构的不同而相应变 化。不同的芯片封装类型还在不断的推陈出新，因此，我们不可能讨论到现有的所有芯片封装类 型。在本节中，我们将集中精力讨论几乎所有的芯片封装都存在的共同的问题，以及适合于任何封 装形式的建模方案。芯片封装的设计需要针对总线的类型进行优化，这里我们将对封装设计中某些 能影响性能的基本属性进行探究，既包含点对点总线（比如 PC 上的 AGP----advanced graphics port），也包括多负载总线（比如 PC上不至连接一个处理器的 GTL前端总线）。 5.3.1.封装的大致分类 从物理属性上，芯片的封装主要可以分为三部分：晶元(die)和封装基板的连接，封装基板上的 电气连接以及芯片封装和系统 PCB的连接。 晶元和封装基板的连接 图 5.7 描述了晶元连接到封装基板两种最常见的方法。当然，还存在很多别的技术，但是这两 种是到目前为止最具普遍性的。首先我们讨论通过打金线（wire bond，也称绑定线）实现晶元和封 装互连的方式，这是应用最广泛的一种技术。金线是一根很细的导线，通常要求直径只有 1mil，而 相比较而言，我们的头发直径大概是 3mil。打金线的方式最主要的影响是增加了串联电感。金线的 8 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 长度通常从 50mil到 500mil不等，因为金线并不很长，在建模的时候通常可以把它看成是一个分立 的电感元件。有好几种方法可以获取一根金线的等效电感。前面给出的公式 5.3 可以用作电感的快 速近似计算，不过精确的电感计算还需要考虑到金线的弧形结构以及相临近的地平面的影响。如果 图 5.7: 晶元封装的常见方法: (a) 打金线； (b)倒装 图 5.8:对弧形金线的建模 附近不存在地或者电源层，公式（5.3）就能做一个很好的近似。但如果金线平面层正上方通过，就 必须要考虑到金线的弧度以及距离地或者电源层的高度。图 5.8 描述了处理这种情况时的一种最好 的方法。在这个特殊的例子中，把金线分割为 4 段。对于第一段 A，可以粗略认为金线是垂直于参 考平面层，因此参考层对其电感的影响最小，电感值可以使用公式（5.3）来计算。B 段部分可以粗 略认为是平行于参考层并且近似高度为 H1，这样就可以利用存在参考层情况下的直导线的电感计算 公式计算其电感 LB [Johnson and Graham, 1993]： 9 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 (5.12) 式中 l 是长度，基本单位是英寸，h 是距离参考层的高度，d 是金丝直径。LC段的计算和 B 部 分一样，只是距离参考层的高度为 H2。LD 则仍然使用公式（5.3）来计算，因为它也是基本上垂直 于参考层。为了提高准确性，我们通常不通过上述的公式而是使用一个两维的仿真器来进行电感计 算。如果使用一个三维的仿真器，则能提供更加精确的计算结果，但是由于封装中的每根金线都可 能有不同的弧度，不值得我们花那么大的精力。事实表明，要想很准确地评估封装系统中每根金线 的物理特性是不可能的，即便是通过三维仿真器得到一些更加精确的电感值，也不一定是完全可信 的。 金线也同时还会产生大量的串扰，根据数据位模式的不同，产生电磁感应的大小也不同，另外 还引起地回流路径的问题，这些可以通过公式（5.6）到（5.11）来分析。如果金线没有参考平面， 就可以使用公式（5.5）估算两根金线之间的互感。否则，就需要用到下面的公式来估算存在参考层 的金线间的互感影响[Johnson and Graham, 1993]： (5.13) 式中 L是两根金丝的自感，s是金线的中心距，h是距离参考层的高度。当然，为了获得最精确 的结果，必须使用场仿真器来分析。而且，金线也会产生 rail collapse 和同步开关噪声等问题，这 将在第 6章中讨论。 虽然使用打金线的互连方式导致了较大的电感，降低了信号完整性，但是它也有一些优点：成 本低，结构简单，可以调整金线焊盘的位置以及基板上的走线。而且，由于芯片的背部直接放置在 封装基板上，使得芯片能够与封装进行最大面积的接触，这非常有利于芯片的散热。另外，使用打 金线的封装方式时，I/O 的数目受到晶元周长的限制，所以只要增大晶元的面积就可以容纳更多的 I/O数目。 接下来我们分析一下倒装技术。基本上从电气性能的角度上可以说，这种方式是最理想的。倒 装芯片的互连是通过在晶元焊盘上的焊锡球来实现的。芯片正面朝下放置在封装基板上，通过回流 焊将晶元和封装基板上的引脚焊盘连接在一起。如图 5.7 所示，晶元的焊盘将直接连接到封装基板 的互连引脚上。倒装技术有时候也被称为“自对准（self-aligning）”，其机理是，当焊料通过回流 炉加热的时候，焊锡球的表面张力将会拉动晶元芯片和封装基板上的焊盘自动对齐。 采用倒装互连结构的串联电感要比传统打金线方式低很多，其典型的电感值大概为 0.1nH，在 数量级上比打金线的结构要小。而且，在倒装互连中，可以忽略串扰的影响。对于倒装封装的芯片 来说，IC 的焊盘可以遍布在晶元的整个表面，而不仅仅是外围边缘，因而，当需要设计大量的 I/O 焊盘数目时，这将有利于减小芯片的尺寸。 然而，采用倒装工艺的封装在机械性能和导热性能的表现则不是很好。芯片和封装基板的热膨 胀系数必须接近，否则，当芯片工作后变热，它和封装外壳的膨胀系数不同，就会导致焊接部位受 到牵拉应力而断裂。此外，要想把芯片准确地贴装到不大的焊盘上，由于空间自由度不高，所以允 许的装配公差就很小。对于倒装的封装来说，降温相对来说也会更加困难。因为从结构上看，晶元 是通过焊锡球支撑而悬于封装基板上的，这将在很大程度上减少热传导的途径，从而增加了散热解 决方案的成本。表 5.1对打金线和倒装两种技术做了比较。 表 5.1: 打金线和倒装技术的比较 10 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 串联电感 (nH) 最小中心距 (mils) I/O 放置 降温 打金线 1–5 4–6 只能在四周 容易 倒装 0.1 2–3 整个表面 困难 封装基板上的信号走线 封装内部的信号走线分成两类：阻抗受控和非阻抗受控。高速数字设计一般都需要使用阻抗受 控的封装。阻抗受控的封装基板通常也是一块微型的多层 PCB板，具有电源和地层，中心部位用来 放置晶元裸片，晶元通常使用倒装的技术进行键合，但有的时候也会用很短的打金线方式进行连 接，然后用比较细的传输线将信号引至封装与系统 PCB相连接的地方。阻抗受控的封装成本上要比 阻抗不受控的封装高很多，但是，它可以承受更高的工作频率。阻抗不受控的封装通常使用打金线 的方式，直接把芯片的焊盘和封装的外框输出引脚相连，然后再焊接到系统 PCB上。可想而知，这 样的方式将会带来很高的串联电感，从而破坏信号完整性。图 5.9 给出了一些普通的阻抗受控和非 阻抗受控封装的例子。 图 5.9: 非阻抗控制封装(a)和阻抗受控封装 (b) 的对比 封装到系统 PCB的连接 封装到系统 PCB的连接有很多种方法。图 5.9就描述其中的两种比较流行的方法，一种是引脚 框架式（非阻抗受控的例子），另外一种是个针脚阵列（PGA-pin grid array）形式（阻抗受控的例 子）。 引脚框架简单的说就是集成在封装内部的一个金属架构，能为金线焊盘和系统 PCB之间提供电 气连接。它既可以采用通孔装配也可以采用表贴安装到 PCB 上。通孔装配是指在 PCB 上钻孔，然 后在这个通孔中插入框架的引脚，最后用回流焊锡固定；表面贴装则是指把框架引脚直接焊接到 11 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 PCB 表面的焊盘上。针脚阵列结构（PGA）的特征就是成阵列排布的引脚从封装的底部延伸出来。 比较典型的例子就是 Pentium CPU 芯片的陶瓷封装，为了插拔和移动的方便，PGA 封状结构的芯 片通常都会和一个插槽底座配合使用。 此外，还有很多其他种类的封装技术。例如 ball-grid array (BGA)，它通过一个锡球阵列连接到 系统 PCB（可以看作是放大型的倒装锡球），还有 land-grid array (LGA)等等。有时，在一个封装 内部还可以包含两个晶元颗粒。我们这本书中没有讨论芯片封装的详细分类，如果要总体了解芯片 封装的内容，可以参考著作 Printed Circuits Handbook 的第二章节[Coombs, 1996]。 5.3.2. 封装结构的建模 已经了解了关于封装各部分的基本知识，现在我们来探讨一下如何建立封装的模型。暂时先集 中讨论信号走线相关的建模，在第 6 章中，将讨论关于芯片电源回路的建模情况。前面已经提到 过，对封装进行建模最精确的方法就是使用场仿真器。根据不同的结构，决定是否需要进行全波三 维分析，如果主要做平面设计，通常一个二维仿真器就足够了。读者要记住，这里讨论的内容将用 到前面章节中所学习的建模知识。 1．检查封装的每个部分，决定建立模型需要的基本元素。 2．用场仿真器来计算每一段的寄生效应。对于每一组需要考虑三到五根线，以保证能包含所有 的串扰影响。 3．给每一部分创建分布参数模型，以保证系统在最高的频率和最快的边沿速率下都能够正常工 作。如果可能的话，使用通用的仿真器元素，比如 HSPICE的 W-Element，用以简化模型，提高精 度。 Example 5.2: 给受控阻抗的封装创建等效电路模型 我们对如图 5.10所示的阻抗受控的封装进行等效电路建模。这个比较特殊的封装使用了较短的 打金线的方式来实现晶元裸片和封装基板之间的互连，而且和系统 PCB 的连接是采用 BGA 球状阵 列。我们通过信号传输的轨迹来确定需要对封装的哪些部分进行建模，在这个例子中，很明显可以 分成 6 部分：硅芯片、金线、封装基板走线、过孔、BGA 焊球，以及 PCB 上的走线。通常，芯片 上焊盘的电容由 I/O 电路设计者提供，它取决于最后一级输出缓冲器晶体管的门尺寸大小以及 ESD （electrostatic discharge）保护二极管的电容值。 12 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 图 5.10: 封装的各部分：(a) BGA封装建模;；(b) 晶元和封装基板的连接； (c)封装基板上的走线；(d) 封装到 PCB的连接。 晶元裸片和封装基板的连接：从硅芯片开始观察信号的路径，需要建模的第一部分就是金线 组。正确的建模方法是把它们被分成两段，第一段几乎是垂直于参考面，而第二段大致是平行于参 考面（如图 5.10b）。金线的电感就可以使用前面提到的公式来估算，当然，使用二维仿真器来计 算每段的寄生参数将会更加准确。图 5.10b所示为金线各段的截面图。一旦金线之间产生相互影响 图 5.11: 例 5.2的等效电路 的寄生效应，就要使用公式（3.12）来计算相互之间的耦合因子 K，金线之间的耦合对性能的影响 比较显著，所以是不能忽略的。根据一般的 经验 班主任工作经验交流宣传工作经验交流材料优秀班主任经验交流小学课改经验典型材料房地产总经理管理经验 规则，金线的电感典型值大概是每 50mils为 1nH， 而其寄生电容非常小，在这个建模过程中可以忽略。虽然这个模型中不包括电源和接地的金线，但 是我们可以用本章之前中已经讨论过的连接器部分中的电源和接地引脚的分析办法处理，具体的内 容将在第 6章中详细探讨。图 5.11的最左边部分描述了金线的等效电路，在这里 Cpad chip表示芯片 I/O 电容，LA和 LB表示金线电感，Cpad pack表示封装基板上的金线焊盘（是金线和封装基板的接触 部分）。 封装基板的信号走线：通常考虑三到五根相互耦合的封装基板上的信号走线就足够了，因为随 着线间距的增大，耦合的影响会大幅度减小。当然，需要注意的是，对于密度很大的走线，在信号 传输过程中可能会对多条相邻的走线产生耦合效应。接下来比较重要的就是观察封装基板上的信号 13 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 走线，决定哪些最相邻的信号可能会产生耦合效应，从而在建模中必须考虑。在这个例子中，我们 研究的目标信号线是 2，走线 1 和走线 3 因为会对信号线 2 产生串扰影响，所以也需要考虑。如图 5.10的 c所示，根据截面图的耦合情况，这部分走线可以分成 A，B，C，D四段。在 A段，三根线 互相耦合；在 B段，仅仅线 2和线 3耦合；在 C段，线 1和线 2耦合，而对于 D段，由于线 1最 长，就没有了临近走线的耦合。对这个模型进行分析的时候，必须考虑本书第 2 章到第 4 章中提到 的所有实际的效应，包括损耗。在封装设计中经常犯的一个错误就是忽略导线的损耗，由于封装走 线的尺寸比普通的 PCB 走线小很多，所以更容易产生损耗效应。在图 5.11 中，描述封装基板走线 的模型是图中间的部分。 封装和 PCB 的连接：本例是 BGA 的结构。这样，对性能影响最大的就是封装基板和 PCB 上 的焊盘电容。过孔的寄生参数和焊球的电感通常都很小。我们可以使用公式（5.1）和（5.2）来估 算过孔的寄生参数。焊球的电感通常在 0.5nH 这个数量级左右，严格计算焊球电感的方法只有使用 三维仿真器或者通过测量而得知。这部分的建模如图 5.11 右边所示。Cvia 和 Lvia是连接封装走线和 锡球焊盘的过孔的寄生参数，Cball pad 和 Lball是焊锡球和焊盘的寄生参数，Cball pad PCB是系统 PCB 上焊盘的寄生电容。 例 5.3: PGA（pin-Grid-Array）建模 PGA 的封装在建模的时候相对容易一些，但还是需要使用全波三维仿真器才能获得最精确的结 果。可以使用公式（5.3）和（5.4）比较好地估算引脚电感的近似值。为了正确地应用这些公式， 我们首先要详细地分析电流的路径，公式中的长度是电流在引脚中流经的总长度。例如，参考图 5.12，Lpin 1应当用长度 X1和引脚的半径来计算；Lpin 2使用长度 X2，而半径使用通孔的半径，之所 Figure 5.12: Modeling a pin grid array attachment. 以使用整个孔的半径是因为回流焊的时候，锡膏流进过孔里，使它和引脚成为了一个实心的导体。 5.3.3.封装的影响 14 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 封装对于系统性能的影响既取决于它的电气性能，也和总线的类型有关。在本节中，我们将针 对点到点以及多负载的两种总线结构，来讨论封装对系统性能的基本影响。而其它方面的影响，比 如同步开关噪声等，将在第六章中讨论。 点到点总线拓补 为了演示封装对于点到点结构系统的性能影响，我们考虑如图 5.13所示的三种情况： 图 5.13: 点到点总线结构中封装的影响 ƒ 情况 1：金线总长度为 0.75in（包括金线和框架引脚）的非阻抗控制封装。 ƒ 情况 2：金线总长度为 0.25in、封装基板上传输线特征阻抗为 40ohm的阻抗受控封装。 ƒ 情况 3：采用倒装技术、封装基板上传输线阻抗为 40ohm的阻抗受控封装。 之所以选择这三种情况来测试，是为了能简单地反映出基本的 GTL 总线分别在非阻抗受控封 装、带打金线的阻抗受控封装和倒装的阻抗受控封装等三种不同类型下的性能表现。可以看到采用 倒装互连的封装结构（情况 3）得到的波形最干净。由于芯片封装内部的走线特征阻抗往往要比主 板的走线阻抗低（制造工艺方面的因素），所以这里选择封装走线的特征阻抗为 40ohm。情况 2和 情况 3 基本上相同，除了情况 3 是采用倒装芯片的结构，因而用了一个 5nH 的电感代替了 250mil 的打线。可以注意到，由于过多的电感导致边沿速率显著变慢，这是因为电感相当于一个低通滤波 器，它将衰减高频分量。还可以看出，感性噪声的存在降低了信号质量。最后，情况 1 反映了非阻 抗受控封装的特性，另外两种情况中的 40ohm阻抗走线被一个 15nh的电感替代了，这个 15nH的 电感包含框架引脚和金线总的电感。可以看出，信号边沿被延缓的更加显著，显而易见，这个更多 感性噪声存在的结果。在整个系统的仿真中得出，封装电感对信号完整性和时序裕量的影响很大， 金线和引脚之间的串扰会根据数据传输模式而引起不同的感应值（取决于互感），它将造成边沿速 率的变化以及时序裕量的降低。此外，串扰和电源、地路径上的电感会导致同步开关噪声的问题， 第六章会详细讨论。 多负载（菊花链）拓补 多负载的总线结构是很普遍的，两个典型的例子就是计算机系统里芯片组和多个处理器之间的 前段总线结构，还有芯片组和 RIMM内存模块之间的连接。图 5.14是一个多负载总线的示意框图。 15 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 芯片封装在这种总线结构上的影响主要取决于封装桩线（stub）的长度。如果封装桩线长，将会产 生传输线反射现象，从而导致信号质量降低；如果封装走线比较短，它将产生滤波效应，降低边沿 速率，同时还可能影响传输线的特征属性。 图 5.14:多负载总线（前端总线）的例子 ，处理器从总线上依次接出。 封装的长桩线影响 如果封装的桩线符合下面的条件，就可以认为它是长线： (5.14) 在这里 TDstub是空载情况下封装桩线的延迟，T10–90%是信号沿的上升、下降沿时间。 图 5.15显示的是一个单端驱动三负载的结构。每个电容代表接收端的电容。封装桩线长度和阻 抗的影响和阻抗如下图所示。可以看到，当封装桩线长度增加的时候，在信号边沿就会出现阶梯， 传输线的有效延迟增加（有时也称为 timing push-out），阶梯部分的长度取决于桩线的延迟。需要 注意，桩线末端的容性负载将会给桩线增加一倍于时间常数(ZoC) 的有效延迟。而如果桩线的延迟 比上升、下降时间小很多的时候，将不会出现这样的阶梯现象。这样就得出一个有用的规则：在设 计封装时，封装桩线的电延迟，包括接收器的电容，应当小于信号的上升沿时间。 16 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 Figure 5.15: (a) 电路； (b) 封装桩线的长度的影响，X； (c)桩线阻抗的影响 例 5.4: 计算封装长桩线的影响。 使用第二章讨论的简单的方法，就可以很容易地计算出长桩线系统的响应情况，但是，如果系 统中不止一个桩线，则建议通过计算机来仿真。图 5.16描述了存在一个桩线的简单系统，第一次反 射计算如下。整个响应过程的计算可以使用网格图的方式。朝桩线结点方向看过去的反射系数计算 为： (5.15) 往结点方向看过去的阻抗是桩线阻抗 Zs和干线阻抗 的并联。 沿着桩线和第二半段干线的传输系数计算如下： (5.16) 记住：电流要保持一定的总量；而电压却不一定，因此，如果沿着桩线和第二半干线传输的电 压总和大于输入的电压，不要感到很惊慌。接下来，算出图 5.16 中在节点 B 的第一次反射后电压 为： 17 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 接点 A的第一次反射后的电压为： 因为没有负载在桩线上，所以反射加倍（全反射）。 从图 5.16可以看出，节点 B处由于桩线而造成的 timing push-out 现象，取决于两倍的桩线总 延迟（信号沿着桩线传播并反射回来的时间）。 图 5.16:单根长桩线的影响 间隔较远的封装短桩线的影响 如果封装的桩线符合下面的条件，就可以认为它是短线： (5.17) 在这里 TDstub 是空载封装的桩线的延迟，T10–90%是信号沿的上升、下降时间。当封装的桩线非 常短的时候，负载看上去象个电容。总电容为晶元裸片的 I/O 电容的和桩线的电容之和。对于在传 输线中间存在一个容性负载，如图 5.17所示，加上电容的并联等效阻抗可以计算出其响应，如公式 5.18，然后代入公式 2.9： 18 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 图 5.17:短的容性桩线的影响 (5.18) 反射和传输系数为： (5.19) (5.20) 注意公式（5.20）的形式，随着电容的增加，对于给定频率，它的传输系数下降，这就产生了 一个低通滤波器的效应，导致高频成分被过滤。因此，传输的信号通过并联电容时将会使得边沿速 率变缓，假设输入的是一个极快边沿速率的信号，则通过短桩线之后的信号以新的边沿速率传输， 这个边沿大概等于 2.2 倍的时间常数（1/2 的传输线阻抗和电容的乘积，假设 10%到 90%的时间为 信号上升、下降时间）： (5.21a) 如附录 C 中描述的，公式（5.21a）假设了输入的信号边沿是一个阶跃函数。为了估算信号通 过容性负载后的上升、下降时间，我们可以使用公式（5.21b），在这里 Tinput 是进入容性负载之前 的信号边沿时间。 (5.21b) 总线上的分布容性负载（短间隔） 当封装的桩线长度小于信号上升时间（所以表现为容性，参考公式（5.17）），而且负载均匀 分布在传输线上，负载之间的传输延迟也小于信号的上升、下降时间的时候，就体现了分布电路的 效应而不是集总特性。RIMM 内存模块系统就是一个很好的例子。这种负载形式将从本质上改变传 输线的特性阻抗和传输速率等参数。图 5.18描述了一根传输线上分布了一些电容负载的示意图。下 面的两个公式就是针对均匀容性负载总线而言，来计算其等效阻抗和延迟参数。 19 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 图 5.18: 分布式短桩线的影响 (5.22) (5.23) 这里 L 和 C 是在第二章中所描述的传输线的寄生分布参数，CL 是总的负载电容（封装的桩线 +I/O），N 是负载的数目，X 有负载分布的传输线长度。应当注意，和图 5.18 描述的一样，容性负 载对于信号的边沿来说，也有显著的低通滤波的效应，除了封装以外，其它的一些情况下也会产生 这样的影响，比如间距很小的过孔和 90°直角走线等等。 5.3.4. 优化的引脚分配 象本章 5.2 节中所描述的一样，选择优化的封装引脚分配方案和前面说的设计连接器引脚分布 的原理是一致的。当然，在封装引脚的分配方案最终确定之前，为了确保其布通性，对于布线的研 究也是特别重要的。在某些应用中，引脚和引脚之间的寄生参数匹配往往比减小总的引脚寄生参数 来的更加重要。例如，如果应用中引脚之间的偏移是关键考虑因素，那么一个四周都有引脚的正方 形封装就比一个仅仅在两个长边有引脚的长方型封装更加适合，哪怕是这个长方形的封装内可能有 更小的寄生参数。这就是因为在设计上，正方形的封装结构能够充分利用它的形状特点保证在引脚 框架的长度上误差更小，这样，即使正方形封装结构的引脚寄生参数可能很大，但是它还会表现出 很好的性能。而长方形封装的部分引脚，特别是四角和中间的引脚之间，会存在较大的寄生参数差 别，从图 5.19 可以看出。如图 5.19 所示可以说明。类似的原理，当使用长方形封装的时候，最靠 近封装中间的引脚应当用来传输最高频率或者最关键的信号，因为这些引脚具有最小的寄生参数。 20 中国 PCB技术网翻译整理 freesky98、夹湾沟、阿鸣 图 5.19: 封装结构例子： (a) 好的引脚分配； (b)位置最好的引脚具有最小的寄生参数. 大拇指规则：封装设计 ƒ 在高速设计中避免使用非阻抗受控的封装； ƒ 在晶元安放的时候，尽量使用倒装形式或者使用尽可能短的金线来减小电感； ƒ 在选择电源和接地引脚的比率时应该遵循连接器设计时一样的规则； ƒ 封装基板的走线长度尽可能短，从而减小阻抗不连续和桩线的影响； ƒ 在多负载总线中，桩线长度经常是抑制系统性能的根源； ƒ 在多负载总线设计中，不要使用间隔比较近的长桩线； ƒ 在封装设计中，应当考虑由于物理结构的因素而造成的引脚和引脚之间寄生参数